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參數(shù)資料
| 型號(hào)： | BX80530C1400512 |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 1400 MHz, MICROPROCESSOR, CPGA370 |
| 封裝： | FLIP CHIP, PGA-370 |
| 文件頁數(shù)： | 31/94頁 |
| 文件大?。?/td> | 1775K |
| 代理商： | BX80530C1400512 |
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Datasheet
29
Intel Pentium III Processor with 512KB L2 Cache at 1.13GHz to 1.40GHz
NOTE:
1. Unless otherwise noted, all specifications in this table apply to Intel Pentium III processors with 512KB L2
cache frequencies.
NOTES:
1. Unless otherwise noted, all specifications in this table apply to Intel Pentium III processors with 512KB L2
cache at all frequencies.
2. These specifications are tested during manufacturing.
3. All timings for the APIC I/O signals are referenced to the PICCLK rising edge at 0.9 V at the processor pins.
All APIC I/O signal timings are referenced at 1.0 V at the processor pins.
4. Referenced to PICCLK rising edge.
5. For open drain signals, valid delay is synonymous with float delay.
6. Valid delay timings for these signals are specified into 150
load pulled up to 1.5 V.
Table 17. System Bus Timing Specifications (Reset Conditions) 1
T# Parameter
Min
Max
Unit
Figure
Notes
T16: Reset Configuration Signals
(A[14:5]#, BR0#, INIT#) Setup Time
4BCLKs
Before deassertion
of RESET#
T17: Reset Configuration Signals
(A[14:5]#, BR0#, INIT#) Hold Time
220
BCLKs
After clock that
deasserts RESET#
Table 18. System Bus Timing Specifications (APIC Clock and APIC I/O)1, 2, 3
T# Parameter
Min
Max
Unit
Figure
Notes
T21: PICCLK Frequency
2.0
33.3
MHz
T22: PICCLK Period
30.0
500.0
ns
T23: PICCLK High Time
10.5
ns
@ > 1.60V
T24: PICCLK Low Time
10.5
ns
@ < 0.40V
T25: PICCLK Rise Time
0.25
3.0
ns
(0.40V - 1.60V)
T26: PICCLK Fall Time
0.25
3.0
ns
(1.60 - 0.40V)
T27: PICD[1:0] Setup Time
8.0
ns
4
T28: PICD[1:0] Hold Time
2.5
ns
4
T29a: PICD[1:0] Valid Delay (Rising Edge)
1.5
8.7
ns
4, 5, 6
T29b: PICD[1:0] Valid Delay (Falling Edge)
1.5
12.0
ns
4, 5, 6
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