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參數(shù)資料
| 型號： | TLIU04C1 |
| 廠商： | Lineage Power |
| 英文描述： | Quad T1/E1 Line Interface(四T1/E1線接口) |
| 中文描述： | 四T1/E1線路接口（四個T1/E1線接口） |
| 文件頁數(shù)： | 59/100頁 |
| 文件大?。?/td> | 1321K |
| 代理商： | TLIU04C1 |
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Advance Data Sheet, Rev. 2
April 1999
TLIU04C1 Quad T1/E1 Line Interface
59
Lucent Technologies Inc.
Microprocessor Mode
(continued)
Data Interface Timing
* Refers to each individual bit period for JAT = 0 applications.
Refers to each individual bit period for JAT = 1 applications using a gapped TCLK.
5-1156(F).br.3
* Invert RCLK for ACM = 1.
Figure 23. Interface Data Timing (ACM = 0)
Table 38. Data Interface Timing
Note:
The digital system interface timing is shown in Figure 23 for ACM = 0. If ACM = 1, then the RCLK signal in
Figure 23 will be inverted.
Symbol
tTCLTCL
Parameter
Min
Typ
Max
Unit
Average TCLK Clock Period:
DS1
CEPT
TCLK Duty Cycle*
TCLK Minimum High/Low Time
Transmit Data Setup Time
Transmit Data Hold Time
Clock Rise Time (10%/90%)
Clock Fall Time (90%/10%)
RCLK Duty Cycle
Receive Data Setup Time
Receive Data Hold Time
Receive Propagation Delay
—
—
30
100
50
40
—
—
45
140
180
—
647.7
488.0
—
—
—
—
—
—
50
—
—
—
—
—
70
—
—
—
40
40
55
—
—
40
ns
ns
%
ns
ns
ns
ns
ns
%
ns
ns
ns
tTDC
tTDVTCL
tTCLTDX
tTCH1TCH2
tTCL2TCL1
tRCHRCL
tRDVRCH
tRCHRDX
tRCLRDV
TCLK-LIU
TPD-LIU
OR
TND-LIU
RCLK-LIU*
RPD-LIU
OR
RND-LIU
tTCH1TCH2
tTCL2TCL1
tTDVTCL
tTCLTDX
tRCLRDV
tRDVRCH
tRCHRDX
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