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參數(shù)資料
| 型號： | MT90503AG |
| 廠商： | ZARLINK SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | CLIP, STRAIN RELIEF, 50WAY; For use with:820 Series Tripolarized Wiremount Sockets; Ways, No. of:50; Material:Metal; Connector type:Strain Relief RoHS Compliant: Yes |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA503 |
| 封裝： | 40 X 40 MM, 2.33 MM HEIGHT, PLASTIC, MS-034, BGA-503 |
| 文件頁數(shù)： | 97/233頁 |
| 文件大?。?/td> | 1341K |
| 代理商： | MT90503AG |
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MT90503
Data Sheet
97
Zarlink Semiconductor Inc.
The point generation modules can both be configured for SRTS clock recovery and receive data simultaneously
from 2 VCs. Like adaptive clock recovery, the data is retrieved from the UTOPIA look-up module. The SRTS values
however, are spread over 8 cells. As in the adaptive mode, CRC errors, parity errors and missing cells are reported
to their respective registers (0822h & 0842h [4:0]). This component of the SRTS recovery that receives SRTS data
on a VC from an outside source generates "remote" data
The SRTS clock recovery method requires an accurate external reference clock (f
n
) (e.g., a stratum 3 clock). This
clock drives the 4-bit counter fnxi_cnt. This count is compared to a count driven by the precise clock digital PLL. In
order to match the interval of 8 SRTS carrying cells, pclk (8 kHz) must be multiplied by K. K is proportional to the
number of frames in the scheduler (P) (375 for fully filled structured AAL1) and inversely proportional to the number
of channels open (Q) (respectively of registers 082Ch and 082Eh for point generation module 0 (adapsrts0)). i.e.,
K=P/Q. This component of the SRTS clock recovery that compares the pclk generated clock with that of the fnxi
clock generates "local" data.
These "local" and "remote" values are written to external memory for the CPU to access.
Figure 47 - Rx SRTS Clock Recovery Module
4.6.7 SRTS Transmission
Similar to the SRTS receive side, the generation of SRTS data must take into account the number of frames in the
scheduler (P of register 0818h) and the number of channels in the VC (Q of register 081Ah). A single VC may be
used to carry SRTS or the SRTS values may be broadcast on multiple VCs. These VCs must, however, be of the
same format, consistent with the master SRTS VC. These VC’s are configured in the Tx SAR (see Table 22 on
page 65).
Input*
1024
pclk
8 Cell Pulse
Input/
((P * 1024) / Q)
To external
control memory
8.192 MHz
RX SRTS
Value Writter
(to external
memory)
recov_a
recov_b
recov_c
recov_d
recov_e
recov_f
recov_g
recov_h
idclk_a
idclk_b
idclk_c
fnxi
fnxi_cnt[3:0]
ref_vcx
AAL1 Byte
Elimination of
Cells that have
bad
CRC/Parity
SRTS Value
concatenation
Lost and
Misinserted Cell
Compensation
RX SRTS Value Writter
(to external memory)
Time-out
Detection
Local
Remote
write_now
srts_value[3:0]
bad_srts_value
To external
control memory
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT90520 | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90520AG | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
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參數(shù)描述 |
|---|---|
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| MT90520AG2 | 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays |
| MT90528 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90528AG | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
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