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參數(shù)資料
| 型號： | MT90503AG |
| 廠商： | ZARLINK SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | CLIP, STRAIN RELIEF, 50WAY; For use with:820 Series Tripolarized Wiremount Sockets; Ways, No. of:50; Material:Metal; Connector type:Strain Relief RoHS Compliant: Yes |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA503 |
| 封裝： | 40 X 40 MM, 2.33 MM HEIGHT, PLASTIC, MS-034, BGA-503 |
| 文件頁數(shù)： | 93/233頁 |
| 文件大小： | 1341K |
| 代理商： | MT90503AG |
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MT90503
Data Sheet
93
Zarlink Semiconductor Inc.
The following registers are applicable:
The following equation illustrates the derived frequency of pclk from mclk:
4.6.5 Point Generation
The function of the point generation module is to place points in external memory which have been generated by
either the SRTS or Adaptive clock recovery methods. These points express the rates of the master device’s TDM
clock (through a time stamp or the cell rate), the rate of the slave (performing the clock recovery) device’s master
clock and the rate of the slave device’s pclk. This allows the clock recovery algorithm to evaluate the respective
rates and make corrections to the pclk in order to synchronise with the master device.
There are two point generation modules. Each can be configured for SRTS or adaptive clock recovery. The two
modules each have a separate point generation process, separate timing reference and each is associated with
one pclk module (i.e. pclk_a with adapsrts0 and pclk_b with adapsrts1). This allows switching between clock
recovery types and/or sources on the fly. The A and B bits of the UTOPIA look-up table determine which VC
generates ref_vca and ref_vcb (see section 4.5.6.1 on page 84).
Register
Name
Description
0820h[5]
adapsrts0_pclk_loss
indicates state of clock
0820h[6]
adapsrts0_pclk_divisor_load_now
when set, pclk_div and pclk_frc are loaded into digital PLL.
0820h[7]
adapsrts0_pclk_divisor_reset
when ’0’ digital PLL is in reset state
0830h
adapsrts0_pclk_div
integer divider of pclk_a
0832h
adapsrts0_pclk_frc
fractional divider of pclk_a
0820h[5]
adapsrts1_pclk_loss
indicates state of clock
0840h[6]
adapsrts1_pclk_divisor_load_now
when set, pclk_div and pclk_frc are loaded into digital PLL.
0840h[7]
adapsrts1_pclk_divisor_reset
when ’0’ digital PLL is in reset state
0850h
adapsrts1_pclk_div
integer divider of pclk_b
0852h
adapsrts1_pclk_frc
fractional divider of pclk_b
Table 30 - pclk registers
Register
Bits
Name
Module
1
Description
0820h
0
adaptive_enable
A
’1’ activates adaptive clock recovery
0820h
1
rx_srts_enable
S
’1’ activates SRTS clock recovery
Table 31 - adapsrts0 Registers
2
f
pclk
f
pclk
div
65536
----------------
+
-------------------------pclk
=
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| MT90528AG | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
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