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參數(shù)資料
| 型號： | MT90503AG |
| 廠商： | ZARLINK SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | CLIP, STRAIN RELIEF, 50WAY; For use with:820 Series Tripolarized Wiremount Sockets; Ways, No. of:50; Material:Metal; Connector type:Strain Relief RoHS Compliant: Yes |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA503 |
| 封裝： | 40 X 40 MM, 2.33 MM HEIGHT, PLASTIC, MS-034, BGA-503 |
| 文件頁數(shù)： | 80/233頁 |
| 文件大?。?/td> | 1341K |
| 代理商： | MT90503AG |
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MT90503
Data Sheet
80
Zarlink Semiconductor Inc.
Port A’s receive portion can be ATM or PHY, with a 16-bit or 8-bit data bus.
Port A can be Level-2 multi-PHY.
Port B’s transmit portion can be ATM or PHY, with a 16-bit or 8-bit data bus.*
Port B’s receive portion can be ATM or PHY, with a 16-bit or 8-bit data bus.*
Port C’s transmit portion can be ATM or PHY, with an 8-bit data bus.
*
When Port A is in Level-2 multi-PHY mode, Port B must have an 8-bit data bus.
Port C’s receive portion can be ATM or PHY, with an 8-bit data bus.
Each receive interface can be independently enabled or disabled. If disabled, the receive interface will stop
accepting cells after the current cell has been received.
When the transmit portions of a port are in PHY mode, the SOC, data bus, and parity output pins can be tristated
when the port is not selected. This allows the MT90503 to share a data bus, SOC, and parity lines with other
devices (i.e. independent ENB signals and CLAV signals for each PHY device, controlled by a single ATM device).
In the case of a receive PHY, the generation of the rx_clav signal is independent of the state machine. The rx_clav
signal is asserted high at any time when a complete cell can be received. Thus as soon as the first byte of a cell is
received, and there is no room for another cell in the input FIFO, the rx_clav signal will be asserted low. In the case
of a Level-2 PHY, the rx_clav’s will only be driven when the address was placed on the bus during the previous
cycle.
4.5.3 Errors on received cells
If the MT90503 receives a short cell on any one of its three ports, the cell will be discarded, and a new cell will be
started when the second SOC signal is set.
If the SOC is not set after the 53rd byte of a received cell, subsequent bytes are ignored until a a new SOC is
received.
Data received on all of the three ports is examined for parity errors and an interrupt is raised if an error is found.
Cells are not discarded if a parity error is detected. Register 0304h indicates on which port the parity error is
detected.
The ATM HEC is not examined on received cells.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| MT90528AG | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
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