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參數(shù)資料
| 型號： | MT90503AG |
| 廠商： | ZARLINK SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | CLIP, STRAIN RELIEF, 50WAY; For use with:820 Series Tripolarized Wiremount Sockets; Ways, No. of:50; Material:Metal; Connector type:Strain Relief RoHS Compliant: Yes |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA503 |
| 封裝： | 40 X 40 MM, 2.33 MM HEIGHT, PLASTIC, MS-034, BGA-503 |
| 文件頁數(shù)： | 87/233頁 |
| 文件大?。?/td> | 1341K |
| 代理商： | MT90503AG |
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MT90503
Data Sheet
87
Zarlink Semiconductor Inc.
Figure 42 - External UTOPIA Interface
4.6 Clock Recovery Module
4.6.1 Overview
The purpose of the clock recovery module is to synchronise the TDM clock domain of the MT90503 with other
devices on the network through information transmitted across the ATM link. Clock recovery is necessary only
when the MT90503 is operating as the TDM clock master.
The clock recovery system is composed of several sub-components:
4.6.1.1 Two Point Generation Modules
The point generation modules permit SRTS and/or adaptive clock recovery to be performed by the MT90503. The
two modules provide the flexibility to have a back up clock recovery process operating from another VC and/or of
the complementary type. These modules generate points which are written to control memory and subsequently
used by the clock recovery algorithm.
4.6.1.2 One SRTS (synchronous residual time stamp) Generating Module
The SRTS generating module, is employed to generate the 4-bit outgoing RTS value.
4.6.1.3 Three Integer Divisor Clock Modules
The integer divisor clock (idclk) modules are designed to manipulate any incoming or internal clocks and produce
an 8kHz idclk. They provide the flexibility of inverting the clock before or after division, option of setting the duty
PHY Device
MT90503 - ATM Mode
txa_clk (H3)
txa_soc (N2)
txa_enb (H2)
txa_clav (J5)
txa_d (N4 . . .)
txa_par (N3)
txclk
txenb
txclav
txsoc
txdata
txpar
rxa_clk (C6)
rxa_soc (H4)
rxa_enb (B6)
rxa_clav (A6)
rxa_d (G3 . . .)
rxa_par (G2)
rxclk
rxenb
rxclav
rxsoc
rxdata
rxpar
MT90503 - PHY Mode
txa_clk (H3)
txa_soc (N2)
txa_enb (
J5
)
txa_clav (
H2
)
txa_d (N4 . . .)
txa_par (N3)
rxclk
rxenb
rxclav
rxsoc
rxdata
rxpar
rxa_clk (C6)
rxa_soc (H4)
rxa_enb (
A6
)
rxa_clav (
B6
)
rxa_d (G3 . . .)
rxa_par (G2)
txclk
txenb
txclav
txsoc
txdata
txpar
ATM Device
Port A, PHY mode
Port A, ATM Mode
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT90520 | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90520AG | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT9072 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT9072AB | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT9072AV | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT90520 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90520AG | 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays |
| MT90520AG2 | 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays |
| MT90528 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90528AG | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
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