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參數(shù)資料
| 型號： | MT90503AG |
| 廠商： | ZARLINK SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | CLIP, STRAIN RELIEF, 50WAY; For use with:820 Series Tripolarized Wiremount Sockets; Ways, No. of:50; Material:Metal; Connector type:Strain Relief RoHS Compliant: Yes |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA503 |
| 封裝： | 40 X 40 MM, 2.33 MM HEIGHT, PLASTIC, MS-034, BGA-503 |
| 文件頁數(shù)： | 204/233頁 |
| 文件大小： | 1341K |
| 代理商： | MT90503AG |
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MT90503
Data Sheet
204
Zarlink Semiconductor Inc.
Received Cell Counter: 32-bit counter that counts the number of cells received on a particular VC. Each VC has its
own counter in its structure.
6.4 UTOPIA statistics
Transmitted Cell Counters: 32-bit counters that counts the number of cells transmitted on a particular UTOPIA port.
Three counters are available for each ports.
Received Cell Counters: 32-bit counters that counts the number of cells received on a particular UTOPIA port. Each
port has a dedicated counter.
Cell loss counter: 16-bit counters that counts the number of cells lost in the UTOPIA module.
7.0 Programming the fast_clk PLL
The frequency received on mclk_src pin is used by the MT90503’s PLL to generate a much higher frequency
(fast_clk). It is then divided down to the output mem_clk frequency.
The X, Y and Z divider can be programmed to be any value as defined in Table 292 and Table 293 on page 206.
The MT90503 can support mclk_src with a frequency ranging from 30 MHz to 80 MHz. Only frequencies between
50 MHz and 53.3 MHz are not supported by the PLL. The X and Y divisor indicate what values can be programmed
in the pll_conf registers 128h. Table 293, “Z Divisor Table,” on page 206 indicates the range of output mem_clk that
can be achieved. Note that the output mem_clk cannot be programmed to be above 80 MHz, or below 40 MHz.
The fast_clk PLL drives the output mem_clk pins. These pins provide both TTL and PECL interfaces for the output
mem_clk. For both types, the output pins for the mem_clk is always driven. However, when the output pins are not
being used, the register bits that control the toggling of these two pins should be disabled to reduce power
consumption.
The user must configure the MT90503 to select the desired input mem_clk type, i.e., either PECL or TTL. The input
mem_clk serves as the main clock (mclk) for the MT90503 and must be present for the MT90503 to function. It is
absolutely necessary for the input mem_clk to be present and one of the inputs to be selected. The output
mem_clk, however, are convenience for the user and do not have to be connected. These outputs eliminate the
need for a second, high-speed oscillator to drive the input mem_clk.
The clock that is connected to the mem_clk inputs on the MT90503, whether it is the TTL or PECL, must be in
phase with the clock connected to SSRAM used with the chip. The maximum skew allowed is
±
0.5 ns.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| MT90528AG | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
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