參數(shù)資料
型號： M32185F4VFP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁數(shù)： 973/1032頁
文件大?。?/td> 5750K
代理商： M32185F4VFP
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23
ELECTRICAL CHARACTERISTICS
23-29
32185/32186 Group Hardware Manual
Rev.1.10 REJ09B0235-0110 May 15, 07
23.9 A.C. Characteristics (when VCCE = 5 V)
(11) Read and write timing (2/4)
Symbol
Parameter
Rated Value
Unit
See Figs.
MIN
MAX
23.9.12
23.9.13
tsu(D-RDH)
Data Input Setup Time before Read
30
ns
[44]
th(RDH-D)
Data Input Hold Time after Read
0
ns
[45]
tsu(WAITH-RDL)
Wait Input Setup Time before Read
tc(CLKOUT)+21
ns
[132]
tsu(WAITL-RDL)
tw(WAITH)
Wait "H" Pulse Width (Note 1)
26
ns
[133]
tw(WAITL)
Wait "L" Pulse Width (Note 1)
26
ns
[134]
tsu(WAITH-BLWL)
tsu(WAITH-BHWL)
Wait Input Setup Time before Write
+21
ns
[135]
tsu(WAITL-BLWL)
(byte write mode)
tsu(WAITL-BHWL)
tw(RDH)
Read "H" Pulse Width
(1+C+S) - 5
ns
[55]
tw(RDL)
Read "L" Pulse Width
(1+2W-C-S)-20
ns
[43]
tw(BLWL)
Write Low Pulse Width
0 wait state:
ns
[51]
tw(BHWL)
(byte write mode)
- 8
1-plus wait states:
(2W-C-S) -20
td(RDH-BLWL)
Write Delay Time after Read
tc(CLKOUT)(
+R+ID)-10
ns
[56]
td(RDH-BHWL)
td(BLWH-RDL) Read Delay Time after Write
0 wait state:
ns
[57]
td(BHWH-RDL)
- 10
1-plus wait states:
tc(CLKOUT)(1+R+
)-10
td(CSL-RDL)
Chip Select Delay Time before Read
(1+S) -16
ns
[93]
td(CSL-BLWL)
Chip Select Delay Time before Write
(1+S) -15
ns
[95]
td(CSL-BHWL)
td(A-RDL)
Address Delay Time before Read
(1+C+S)-15
ns
[39]
td(CS-RDL)
Chip Select Delay Time before Read
(1+S) - 15
ns
[40]
tv(RDH-A)
Address Valid Time after Read
tc(CLKOUT)(R+ID)
ns
[41]
tv(RDH-CS)
Chip Select Valid Time after Read
tc(CLKOUT)
× R
ns
[42]
tpzx(RDH-DZ) Data Output Enable Time after Read
tc(CLKOUT)(
+R+ID)
ns
[46]
td(A-BLWL)
Address Delay Time before Write
(1+C+S)-15
ns
[47]
td(A-BHWL)
(byte write mode)
td(CS-BLWL)
Chip Select Delay Time before Write
(1+S)-15
ns
[48]
td(CS-BHWL) (byte write mode)
tv(BLWH-A)
Address Valid Time after Write
0 wait state: -5
ns
[49]
tv(BHWH-A)
(byte write mode)
1-plus wait states:
tc(CLKOUT)(
+R)-5
tv(BLWH-CS) Chip Select Valid Time after Write
0 wait state: -5
ns
[50]
tv(BHWH-CS) (byte write mode)
1-plus wait states:
tc(CLKOUT)(
+R)-5
td(BLWL-D)
Data Output Delay Time after Write
0 wait state: 5
ns
[52]
td(BHWL-D)
(byte write mode)
1-plus wait states:
15 -
(S+C)
Switching
characteristics
tc(CLKOUT)
2
tc(CLKOUT)
2
tc(CLKOUT)
2
C+S
2
tc(CLKOUT)
2
tc(CLKOUT)
2
tc(CLKOUT)
2
tc(CLKOUT)
2
tc(CLKOUT)
2
tc(CLKOUT)
2
1
2
1
2
tc(CLKOUT)
2
1+C+S
2
1
2
Timing
requirements
tc(CLKOUT)
2
tc(CLKOUT)
2
tc(CLKOUT)
2
Note 1: Hold a level during tw(WAITH), tw(WAITL) from the position of the minimum value of tsu(WAITH-RDL), tsu(WAITL-
RDL), tsu(WAITH-BLWL), tsu(WAITH-BHWL), tsu(WAITL-BLWL), tsu(WAITL-BHWL).
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PDF描述
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