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參數(shù)資料
| 型號(hào)： | M32185F4VFP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封裝： | 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144 |
| 文件頁數(shù)： | 631/1032頁 |
| 文件大?。?/td> | 5750K |
| 代理商： | M32185F4VFP |
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13
CAN MODULE
13-27
32185/32186 Group Hardware Manual
Rev.1.10 REJ09B0235-0110 May 15, 07
(1) RBO (Return Bus Off) bit (Bit 4)
Setting this bit to "1" under bus off state clears the CAN Receive Error Count Register (CAN0REC,
CAN1REC) and CAN Transmit Error Count Register (CAN0TEC, CAN1TEC) to H'00 and forcibly places the
CAN module into an error active state. This bit is cleared when the CAN module goes to an error active
state.
Notes: Communication becomes possible when 11 consecutive recessive bits are detected on
theCAN bus after clearing the error counters.
Do not set this bit to "1" under the error active state and communication enable condition in
the error passive state.
(2) TSR (Timestamp Counter Reset) bit (Bit 5)
Setting this bit to "1" clears the value of the CAN Timestamp Count Register (CAN0TSTMP, CAN1TSTMP)
to H’0000. This bit is cleared after the value of the CAN Timestamp Count Register (CAN0TSTMP,
CAN1TSTMP) is cleared to H’0000.
(3) TSP (Timestamp Prescaler) bits (Bits 6, 7)
These bits select the count clock source for the timestamp counter.
Note: Do not change settings of the TSP bits while CAN is operating (CAN Status Register CRS bit = "0").
(4) FRST (Forcible Reset) bit (Bit 11)
When the FRST bit is set to "1," the CAN module is separated from the CAN bus and the protocol control
unit is reset regardless of whether the CAN module currently is communicating. Up to 5 BCLK periods are
required before the protocol control unit is reset after setting the FRST bit.
Notes: In order for CAN communication to start, the FRST and RST bits must be cleared to "0."
If the FRST bit is set to "1" during communication, the CTX pin output goes "H" (fixed) imme-
diately after that. Therefore, setting the FRST bit to "1" while sending CAN frame may cause
a CAN bus error.
The CAN Message Slot Control Register’s transmit/receive requests are not cleared for rea-
sons that the FRST or RST bits are set.
When the protocol control unit is reset by setting the FRST bit to "1," the CAN Timestamp
Count and CAN Transmit/Receive Error Count Registers are initialized to "0."
(5) BCM (BasicCAN Mode) bit (Bit 12)
By setting this bit to "1," local slot 30 and 31 of the CAN module can be operated in BasicCAN mode.
Operation during BasicCAN mode
During BasicCAN mode, two local slots which slots 30 and 31 are used as dual buffers, and the
received frames with matching ID are stored alternately in slots 30 and 31 by acceptance filtering. Used
for this acceptance filtering when slot 30 is active (next received frame to be stored in slot 30) are the ID
set in slot 30 and local mask A, and those when slot 31 is active are the ID set in slot 31 and local mask
B. Two types of frames, data frame and remote frame, can be received in this mode. By setting the
same ID and the same mask register value for the two slots, the possibility of loosing messages when,
for example, receiving frames which have many IDs may be reduced.
13.2 CAN Module Related Registers
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PDF描述 |
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