參數(shù)資料
型號(hào)： M32185F4VFP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁(yè)數(shù)： 757/1032頁(yè)
文件大?。?/td> 5750K
代理商： M32185F4VFP
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DIRECT RAM INTERFACE (DRI)
14
14-2
32185/32186 Group Hardware Manual
Rev.1.10 REJ09B0235-0110 May 15, 07
14.1 Outline of Direct RAM Interface (DRI)
The Direct RAM Interface (DRI) is a parallel interface used to take in parallel data into the internal RAM as it
is input to the microcomputer synchronously with the clock. Since a dedicated bus provided separately from
the M32R-FPU is used to write data from the DRI to the internal RAM, data can be taken in without having to
stop operation of the M32R-FPU. Furthermore, a selective data capture function is supported that makes
use of the internal event counter of the DRI.
Table 14.1.1 Outline of the Direct RAM Interface (DRI)
Item
Function
Transfer method
Clock synchronous parallel input
RAM access area
Entire area of the internal RAM (32185: 32 Kbytes, 32186: 64 Kbytes)
Received data width
Selectable from32, 16 and 8 bits
Maximum transfer rate
20 Mbytes/sec
Mimimum data capture cycle
200ns (when the special mode is not selected and input data bus width 32
bit), 175ns (when the special mode is not selected and input data bus
width 16bit or 8bit), 100ns (when the special mode is not selected )
Data capture bus width
32/16/8 bits (when the special mode is not selected),
16/8 bits (when the special mode is selected)
Event counter
16 bits x 5 counters (DEC0–DEC4)
Bank switch function
Two banks in RAM specifiable as data storage destination
Data capture edge
Selectable from rising or falling edge or both edges
Capture timing adjust function
Timing from data capture edge detection to data sampling can be set
Interleave control function
Data can be captured selectively using an internal event counter
Note : f(BCLK)=20MHz (druing operation)
Table 14.1.2 DRI Interrupt Request Generation Function
DRI Interrupt Request
ICU Interrupt Source
DIN0 event detection
DRI event detection interrupt (group interrupt)
DIN1 event detection
DIN2 event detection
DIN3 event detection
DIN4 event detection
DIN5 event detection
DEC0 underflow
DRI counter interrupt (group interrupt)
DEC1 underflow
DEC2 underflow
DEC3 underflow
DEC4 underflow
DRI address counter 0 transfer completed
DRI transfer interupt (group interrupt)
DRI address counter 1 transfer completed
Overrun error
Capture enable error
DRI transfer counter underflow
14.1 Outline of Direct RAM Interface (DRI)
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