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參數(shù)資料
| 型號： | LPC47U33x |
| 廠商： | SMSC Corporation |
| 英文描述： | 100 Pin Enhanced Super I/O for LPC Bus with Consumer Features and SMBus Controller |
| 中文描述： | 100引腳增強的超級I / LPC總線為O與消費特點和SMBus控制器 |
| 文件頁數(shù)： | 163/252頁 |
| 文件大?。?/td> | 1000K |
| 代理商： | LPC47U33X |
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163
Clock Register
Overview
The Clock Register controls the internal SMBus clock generator, the SMBus reset, and the SCLK pin
clock frequency (TABLE 73).
The Clock register is 00H by default.
TABLE 73 - SMBUS CLOCK REGISTER (SMBUS BASE ADDRESS +3)
D7
D6
D5
D4
D3
D2
R/W
R
R
R
R
R/W
SMB_RST
(NOTE 1)
D1
R/W
D0
R
DEFAULT
TYPE
NAME
RESERVED
CLK_DIV
CLK_SEL
RESERVE
D
0x00 on VTR POR,
VCC POR, Hard Reset
or Soft Reset
NOTE 1 The SMBus reset bit is not self-clearing.
Bit 7 SMB_RST
The SMBus Reset bit D7 is used to reinitialize all the logic and registers in the SMBus block.
SMB_RST is active high and is not self-clearing. To properly reset the the SMBus block, write the
SMB_RST bit to ‘1’ and then re-write the SMB_RST bit to ‘0’; i.e., the SMB_RST bit must be ‘0’ for
normal device operation.
The SMB_RST bit is ‘0’ by default.
Bit 6 – Bit 3
RESERVED
Bit 2 CLK_DIV
The CLK_DIV bit D2 is used to divide the SMBus input clock by two.
When CLK_DIV = ‘0’ (default) the SMBus input clock is not divided; when CLK_DIV = ‘1’, the SMBus
input clock, as well as the SMBus output clock SCLK, is divided by two.
Bit 1 CLK_SEL
The CLK_SEL bit D1 is used to enable the SMBus input clock.
When CLK_SEL = ‘1’, the SMBus inout clock is enabled and the SMBus block can operate normally;
when CLK_SEL = ‘0’ (default), the input clock is stopped and the SMBus will not run.
The SMBus output clock SCLK frequency is determined by the CLK_SEL and CLK_DIV bits (TABLE
74).
TABLE 74 – SMBUS CLOCK SELECT ENCODING
SMBUS CLOCK FREQUENCY
CONTROLS
CLK_SEL
CLK_DIV
0
X
1
0
1
1
DESCRIPTION
CLOCK OFF
SCLK = 100kHz
SCLK = 50kHz
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