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參數(shù)資料
| 型號： | LPC47U33x |
| 廠商： | SMSC Corporation |
| 英文描述： | 100 Pin Enhanced Super I/O for LPC Bus with Consumer Features and SMBus Controller |
| 中文描述： | 100引腳增強的超級I / LPC總線為O與消費特點和SMBus控制器 |
| 文件頁數(shù)： | 142/252頁 |
| 文件大小： | 1000K |
| 代理商： | LPC47U33X |
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142
SYSTEM MANAGEMENT INTERRUPT (SMI)
The LPC47U33x implements a “group” nIO_SMI
output pin. The System Management Interrupt is
a non-maskable interrupt with the highest
priority level used for OS transparent power
management. The nSMI group interrupt output
consists of the enabled interrupts from each of
the functional blocks in the chip and the GPIOs
and the Fan Tach pins. The GP27/nIO_SMI pin,
when selected for the nIO_SMI function, can be
programmed to be active high or active low via
the polarity bit in the GP27 register. The output
buffer type of the pin can be programmed to be
open-drain or push-pull via bit 7 of the GP27
register. The nIO_SMI pin function defaults to
active low, open-drain output.
The interrupts are enabled onto the group nSMI
output via the SMI Enable Registers 1 to 7. The
nSMI output is then enabled onto the group
nIO_SMI output pin via bit[7] in the SMI Enable
Register 2. The SMI output can also be enabled
onto the serial IRQ stream (IRQ2) via Bit[6] in
the SMI Enable Register 2.
Note: When bit 7 (EN_SMI bit) =0 the nIO_SMI
pin floats regardless of the buffer type selected.
An example logic equation for the nSMI group
output for SMI registers 1 and 2 is as follows:
nSMI = (EN_PINT and IRQ_PINT) or (EN_MPU-
401 and IRQ_MPU-401) or (EN_U1INT and
IRQ_U1INT) or (EN_FINT and IRQ_FINT) or
(EN_WDT and IRQ_WDT) or (EN_MINT and
IRQ_MINT) or (EN_KINT and IRQ_KINT) or
(EN_nRI and IRQ_nRI) or (EN_SMBus and
IRQ_SMBus) or (EN_P12 and IRQ_P12).
Note: The prefixes EN and IRQ are used above
to indicate SMI enable bit and SMI status bit
respectively.
SMI Registers
The SMI event bits for the GPIOs and the Fan
tachometer events are located in the SMI Status
and Enable Registers 3-7. The polarity of the
edge used to set the status bit and generate an
SMI is controlled by the polarity bit of the control
registers. For non-inverted polarity (default) the
status bit is set on the low-to-high edge. If the
EETI function is selected for a GPIO then both a
high-to-low and a low-to-high edge will set the
corresponding SMI status bit. Status bits for the
GPIOs are cleared on a write of ‘1’.
The SMI logic for these events is implemented
such that the output of the status bit for each
event is combined with the corresponding
enable bit in order to generate an SMI.
The P12 and P16 bits enable an SMI event on
single high-to-low edge or on both high-to-low
and low-to-high edges. Default is single edge.
There is also a polarity select bit for P12 in the
configuration register 0xF0 in Logical Device 7.
The register that selects the edge, Edge Select
register, is located at the address programmed
in the Base I/O Address register in the Logical
Device A at an offset of 21h. See the Runtime
Registers sections for description on these
registers.
If both edges are selected for generating an SMI
via P16, then the SMI is asserted on each edge
until the P16 SMI status bit is cleared. If both
edges are selected for generating an SMI via
P12, then a short pulse (20ns) is generated on
each edge. However the P12 SMI status bit is
set on each edge until cleared. The P12 SMI is
not recommended to be used in this mode of
operation.
Note that P12 and P16 bits are cleared by write
of ‘1’. The SMI generated by P16 is deasserted
when the P16 SMI status bit is written to ‘1’.
However, the SMI generated by P12 is cleared
at the source.
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