參數(shù)資料
型號(hào)： LPC47U33x
廠商： SMSC Corporation
英文描述： 100 Pin Enhanced Super I/O for LPC Bus with Consumer Features and SMBus Controller
中文描述： 100引腳增強(qiáng)的超級(jí)I / LPC總線為O與消費(fèi)特點(diǎn)和SMBus控制器
文件頁數(shù)： 138/252頁
文件大?。?/td> 1000K
代理商： LPC47U33X
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The LPC47U33x provides 35 GPIOs that can
directly generate a PME. See the table in the
next section. The polarity bit in the GPIO
control registers select the edge on these GPIO
pins that will set the associated status bit in the
PME_STS2 – PME_STS5, and PME_STS7
registers. The default is the low-to-high edge. If
the corresponding enable bit in the PME_EN 2 –
PME_EN5 and PME_EN7 registers and the
PME_EN bit in the PME_EN register is set, a
PME will be generated. These registers are
located in the Runtime Registers Block, which is
located at the address contained in the
configuration registers 0x60 and 0x61 in Logical
Device A. The PME status bits for the GPIOs
are cleared on a write of ‘1’. In addition, the
LPC47U33x provides 35 GPIOs that can directly
generate an SMI. See the table in the next
section.
GPIO PME and SMI Functionality
The following GPIOs are dedicated wakeup
GPIOs with a status and enable bit in the PME
and SMI status and enable registers:
GP10-GP17
GP20-GP22, GP24-GP27
GP30-GP37
GP41, GP43
GP50-GP57
GP60, GP61
This following is the list of PME status and
enable registers for their corresponding GPIOs:
PME_STS2 and PME_EN2 for GP10-GP17
PME_STS3 and PME_EN3 for GP20-GP22,
GP24-GP27
PME_STS4 and PME_EN4 for GP30-GP33,
GP41, GP43, GP60, GP61
PME_STS5 and PME_EN5 for GP50-GP57
PME_STS7 and PME_EN7 for GP34-GP37
The following SMI status and enable registers
for these GPIOs:
SMI_STS3 and SMI_EN3 for GP20-GP22,
GP24-GP27, GP60
SMI_STS4 and SMI_EN4 for GP30-GP33,
GP41, GP43, GP61
SMI_STS5 and SMI_EN5 for GP50-GP57
SMI_STS5 and SMI_EN6 for GP10-GP17
SMI_STS7 and SMI_EN7 for GP34-GP37
The following GPIOs have “either edge triggered
interrupt” (EETI) input capability. These GPIOs
can generate a PME and an SMI on both a high-
to-low and a low-to-high edge on the GPIO pin.
These GPIOs have a status bit in the MSC_STS
status register that is set on both edges. The
corresponding bits in the PME and SMI status
registers are also set on both edges.
GP21, GP22
GP41, GP43
GP60, GP61
The following table summarizes the PME and
SMI functionality for each GPIO. It also shows
the Either Edge Triggered Interrupt (EETI) input
capability for the GPIOs and the power source
for the buffer on the I/O pads.
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