參數(shù)資料
型號： LPC47U33x
廠商： SMSC Corporation
英文描述： 100 Pin Enhanced Super I/O for LPC Bus with Consumer Features and SMBus Controller
中文描述： 100引腳增強(qiáng)的超級I / LPC總線為O與消費(fèi)特點和SMBus控制器
文件頁數(shù)： 146/252頁
文件大?。?/td> 1000K
代理商： LPC47U33X
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146
WAKE ON SPECIFIC KEY OPTION
The LPC47U33x has logic to detect a single
keyboard
scan
code
generation). The scan code is programmed
onto the Keyboard Scan Code Register, a
runtime register at offset 0x5F from the base
address located in the primary base I/O address
in Logical Device A. This register is powered by
VTR and reset on VTR POR.
for
wakeup
(PME
The PME status bit for this event is located in
the PME_STS1 register at bit 5 and the PME
enable bit for this event is located in the
PME_EN1 register at bit 5. See the Runtime
Register section for a definition of these
registers.
Data transmissions from the keyboard consist of
an 11-bit serial data stream. A logic 1 is sent at
an active high level. The following table shows
the functions of the bits.
Table 67 – Keyboard Data
BIT
1
2
3
4
5
6
7
8
9
10
11
FUNCTION
Start bit (always 0)
Data bit 0 (least significant bit)
Data bit 1
Data bit 2
Data bit 3
Data bit 4
Data bit 5
Data bit 6
Data bit 7 (most significant bit)
Parity bit (odd parity)
Stop Bit (always 1)
The timing for the keyboard clock and data
signals are shown in the “Timing Diagrams”
section.
The CLK32_PRSN bit (bit 0 of the CLOCKI32
register at 0xF0 in Logical Device A) will
determine the clock source for this feature when
the part is powered by VCC. If the external
32kHz clock is not connected, the 32kHz internal
signal is derived from the 14MHz clock when
VCC is active. Use the 32kHz clock for this
feature when the part is under trickle power.
This feature will not work when the part is under
trickle power (VCC removed) if the external
32kHz clock is not connected.
The SPEKEY_EN bit at bit 1 of the CLOCKI32
register at 0xF0 in Logical Device A is used to
control this feature. This bit is used to turn the
logic for this feature on and off. It will disable
the 32kHz clock input to the logic. The logic will
draw no power when disabled. The bit is
defined as follows:
0= Wake on specific key logic is on (default)
1= Wake on specific key logic is off
Note: The generation of a PME for this event is
controlled by the PME enable bit (located in the
PME_EN1 register at bit 5) when the logic for
feature is turned on.
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