參數(shù)資料
型號： LPC47U33x
廠商： SMSC Corporation
英文描述： 100 Pin Enhanced Super I/O for LPC Bus with Consumer Features and SMBus Controller
中文描述： 100引腳增強的超級I / LPC總線為O與消費特點和SMBus控制器
文件頁數(shù)： 128/252頁
文件大小： 1000K
代理商： LPC47U33X
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128
PORT 92 REGISTER
FUNCTION
BIT
0
Alternate System Reset. This read/write bit provides an alternate system reset
function. This function provides an alternate means to reset the system CPU to
effect a mode switch from Protected Virtual Address Mode to the Real Address
Mode. This provides a faster means of reset than is provided by the Keyboard
controller. This bit is set to a 0 by a system reset. Writing a 1 to this bit will cause
the nALT_RST signal to pulse active (low) for a minimum of 1 μs after a delay of
500 ns. Before another nALT_RST pulse can be generated, this bit must be
written back to a 0.
nGATEA20
8042
P21
0
0
1
1
ALT_A20
0
1
0
1
System
nA20M
0
1
1
1
Bit 0 of Port 92, which generates the nALT_RST
signal, is used to reset the CPU under program
control. This signal is AND’ed together
externally with the reset signal (nKRST) from the
keyboard controller to provide a software means
of resetting the CPU. This provides a faster
means of reset than is provided by the keyboard
controller. Writing a 1 to bit 0 in the Port 92
Register causes this signal to pulse low for a
minimum of 6μs, after a delay of a minimum of
14μs. Before another nALT_RST pulse can be
generated, bit 0 must be set to 0 either by a
system reset of a write to Port 92. Upon reset,
this signal is driven inactive high (bit 0 in the
Port 92 Register is set to 0).
If Port 92 is enabled, i.e., bit 2 of KRST_GA20 is
set to 1, then a pulse is generated by writing a 1
to bit 0 of the Port 92 Register and this pulse is
AND’ed with the pulse generated from the 8042.
This pulse is output on pin nKBDRST and its
polarity is controlled by the GPI/O polarity
configuration.
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