參數(shù)資料
型號： LPC47U33x
廠商： SMSC Corporation
英文描述： 100 Pin Enhanced Super I/O for LPC Bus with Consumer Features and SMBus Controller
中文描述： 100引腳增強的超級I / LPC總線為O與消費特點和SMBus控制器
文件頁數(shù)： 102/252頁
文件大?。?/td> 1000K
代理商： LPC47U33X
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102
NAME
TYPE
I
DESCRIPTION
nFault
(nPeriphRequest)
Generates an error interrupt when asserted. This signal provides a
mechanism for peer-to-peer communication. This signal is valid only in
the forward direction. During ECP Mode the peripheral is permitted
(but not required) to drive this pin low to request a reverse transfer. The
request is merely a "hint" to the host; the host has ultimate control over
the transfer direction. This signal would be typically used to generate
an interrupt to the host CPU.
Sets the transfer direction (asserted = reverse, deasserted = forward).
This pin is driven low to place the channel in the reverse direction. The
peripheral is only allowed to drive the bi-directional data bus while in
ECP Mode and HostAck is low and nSelectIn is high.
Always deasserted in ECP mode.
nInit
O
nSelectIn
O
Register Definitions
The register definitions are based on the
standard IBM addresses for LPT. All of the
standard printer ports are supported. The
additional registers attach to an upper bit
decode of the standard LPT port definition to
avoid conflict with standard ISA devices. The
port is equivalent to a generic parallel port
interface and may be operated in that mode.
The port registers vary depending on the mode
field in the ecr. The table below lists these
dependencies. Operation of the devices in
modes other that those specified is undefined.
Table 47 - ECP Register Definitions
ADDRESS (Note 1)
+000h R/W
+000h R/W
+001h R/W
+002h R/W
+400h R/W
+400h R/W
+400h R/W
+400h R
+401h R/W
+402h R/W
NAME
ECP MODES
000-001
011
All
All
010
011
110
111
111
All
FUNCTION
data
ecpAFifo
dsr
dcr
cFifo
ecpDFifo
tFifo
cnfgA
cnfgB
ecr
Data Register
ECP FIFO (Address)
Status Register
Control Register
Parallel Port Data FIFO
ECP FIFO (DATA)
Test FIFO
Configuration Register A
Configuration Register B
Extended Control Register
Note 1: These addresses are added to the parallel port base address as selected by configuration
register or jumpers.
Note 2: All addresses are qualified with AEN. Refer to the AEN pin definition.
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