參數(shù)資料
型號(hào): LPC47U33x
廠商: SMSC Corporation
英文描述: 100 Pin Enhanced Super I/O for LPC Bus with Consumer Features and SMBus Controller
中文描述: 100引腳增強(qiáng)的超級(jí)I / LPC總線為O與消費(fèi)特點(diǎn)和SMBus控制器
文件頁數(shù): 160/252頁
文件大小: 1000K
代理商: LPC47U33X
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Note 2: If both STA and STO are set high simultaneously in master mode, a STOP condition followed
by a START condition + address will be generated. This allows ‘chaining’ of transmissions
without relinquishing bus control.
Note 3: All other STA and STO mode combinations not mentioned in TABLE 70 are NOPs.
Bit 0 ACK
This bit must be set normally to logic “1”. This causes the SMBus to send an acknowledge
automatically after each byte (this occurs during the 9th clock pulse). The bit must be reset (to logic
“0”) when the SMBus controller is operating in master/receiver mode and requires no further data to be
sent from the slave transmitter. This causes a negative acknowledge on the SMBus, which halts
further transmission from the slave device.
Status Register
Overview
The Status register, the read-only component of the SMBus Base Address, enables access to SMBus
operational status information.
Bit 7 PIN
Pending Interrupt Not. This bit is a status flag which is used to synchronize serial communication
and is set to logic “0” whenever the chip requires servicing. The PIN bit is normally read in polled
applications to determine when an SMBus byte transmission/reception is completed.
When acting as transmitter, PIN is set to logic “1” (inactive) each time the data register is written. In
receiver mode, the PIN bit is automatically set to logic “1” each time the data register is read.
After transmission or reception of one byte on the SMBus (nine clock pulses, including acknowledge)
the PIN bit will be automatically reset to logic “0” (active) indicating a complete byte
transmission/reception. When the PIN bit is subsequently set to logic “1” (inactive) all status bits will
be reset to “0” on a BER (bus error) condition.
In polled applications, the PIN bit is tested to determine when a serial transmission/reception has been
completed. When the ENI bit (bit 4 of write-only section of the control/status register) is also set to
logic “1” the hardware interrupt is enabled. In this case, the PI flag also triggers and internal interrupt
(active low) via the nINT output each time PIN is reset to logic “0”.
When acting as a slave transmitter or slave receiver, while PIN = “0”, the chip will suspend SMBus
transmission by holding the SCLK line low until the PIN bit is set to logic “1” (inactive). This prevents
further data from being transmitted or received until the current data byte in the data register has been
read (when acting as slave receiver) or the next data byte is written to the data register (when acting
as slave transmitter).
PIN Bit Summary
1. The PIN bit can be used in polled applications to test when a serial transmission has been
completed. When the ENI bit is also set, the PIN flag sets the internal interrupt via the nINT
output.
2. In transmitter mode, after successful transmission of one byte on the SMBus the PIN bit will be
automatically reset to logic “0” (active) indicating a complete byte transmission.
3. In transmitter mode, PIN is set to logic “1” (inactive) each time the data register is written.
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