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參數(shù)資料
| 型號： | LPC47U33x |
| 廠商： | SMSC Corporation |
| 英文描述： | 100 Pin Enhanced Super I/O for LPC Bus with Consumer Features and SMBus Controller |
| 中文描述： | 100引腳增強(qiáng)的超級I / LPC總線為O與消費(fèi)特點(diǎn)和SMBus控制器 |
| 文件頁數(shù)： | 109/252頁 |
| 文件大?。?/td> | 1000K |
| 代理商： | LPC47U33X |
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109
serviceIntr = 1 Disables the DMA and all of the
service interrupts.
serviceIntr = 0 Enables the selected interrupt
condition. If the interrupting condition is valid,
then the interrupt is generated immediately
when this bit is changed from a 1 to a 0. This
can occur during Programmed I/O if the number
of bytes removed or added from/to the FIFO
does not cross the threshold.
An interrupt is generated when:
1. For DMA transfers: When serviceIntr is 0,
dmaEn is 1 and the DMA TC cycle is
received.
2. For Programmed I/O:
a.
When serviceIntr is 0, dmaEn is 0,
direction
is
writeIntrThreshold or more free bytes in
the FIFO. Also, an interrupt is
generated when serviceIntr is cleared
to
0
whenever
writeIntrThreshold or more free bytes in
the FIFO.
b.
When serviceIntr is 0, dmaEn is 0,
direction
is
readIntrThreshold or more bytes in the
FIFO. Also, an interrupt is generated
when serviceIntr is cleared to 0
whenever there are readIntrThreshold
or more bytes in the FIFO.
3. When nErrIntrEn is 0 and nFault transitions
from high to low or when nErrIntrEn is set
from 1 to 0 and nFault is asserted.
4. When ackIntEn is 1 and the nAck signal
transitions from a low to a high.
0
and
there
are
there
are
1
and
there
are
FIFO Operation
The FIFO threshold is set in the chip
configuration registers. All data transfers to or
from the parallel port can proceed in DMA or
Programmed I/O (non-DMA) mode as indicated
by the selected mode. The FIFO is used by
selecting the Parallel Port FIFO mode or ECP
Parallel Port Mode. (FIFO test mode will be
addressed separately.) After a reset, the FIFO
is disabled. Each data byte is transferred by a
Programmed I/O cycle or DMA cycle depending
on the selection of DMA or Programmed I/O
mode.
The following paragraphs detail the operation of
the FIFO flow control. In these descriptions,
<threshold> ranges from 1 to 16. The parameter
FIFOTHR, which the user programs, is one less
and ranges from 0 to 15.
A low threshold value (i.e. 2) results in longer
periods of time between service requests, but
requires faster servicing of the request for both
read and write cases. The host must be very
responsive to the service request. This is the
desired case for use with a "fast" system. A
high value of threshold (i.e. 12) is used with a
"sluggish" system by affording a long latency
period after a service request, but results in
more frequent service requests.
DMA Transfers
DMA transfers are always to or from the
ecpDFifo, tFifo or CFifo. DMA utilizes the
standard PC DMA services. To use the DMA
transfers, the host first sets up the direction and
state as in the programmed I/O case. Then it
programs the DMA controller in the host with the
desired count and memory address. Lastly it
sets dmaEn to 1 and serviceIntr to 0. The ECP
requests DMA transfers from the host by
encoding the nLDRQ pin. The DMA will empty
or fill the FIFO using the appropriate direction
and mode. When the terminal count in the DMA
controller is reached, an interrupt is generated
and serviceIntr is asserted, disabling DMA. In
order to prevent possible blocking of refresh
requests a DMA cycle shall not be asserted for
more than 32 DMA cycles in a row. The FIFO is
enabled directly by the host initiating a DMA
cycle for the requested channel, and addresses
need not be valid. An interrupt is generated
when a TC cycle is received. (Note: The only
way to properly terminate DMA transfers is with
a TC cycle.)
DMA may be disabled in the middle of a transfer
by first disabling the host DMA controller. Then
setting serviceIntr to 1, followed by setting
dmaEn to 0, and waiting for the FIFO to become
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