參數(shù)資料
型號(hào)： LPC47U33x
廠商： SMSC Corporation
英文描述： 100 Pin Enhanced Super I/O for LPC Bus with Consumer Features and SMBus Controller
中文描述： 100引腳增強(qiáng)的超級(jí)I / LPC總線為O與消費(fèi)特點(diǎn)和SMBus控制器
文件頁(yè)數(shù)： 144/252頁(yè)
文件大?。?/td> 1000K
代理商： LPC47U33X
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144
PME SUPPORT
The LPC47U33x offers support for power
management events (PMEs) also referred to as
System Control Interrupt (SCI) events in an
ACPI system. A power management event is
indicated to the chipset via the assertion of the
nIO_PME signal. In the LPC47U33x, the
nIO_PME is asserted by active transitions on
the ring indicator input nRI, active keyboard-
data edges, active mouse-data edges, Wakeup
on Specific key, Super I/O Device Interrupts,
Watchdog Timer, programmable edges on
GPIO pins and fan tachometer event. The
GP42/nIO_PME pin, when selected for the
nIO_PME function, can be programmed to be
active high or active low via the polarity bit in
the GP42 register. The output buffer type of the
pin can be programmed to be open-drain or
push-pull via bit 7 of the GP42 register. The
nIO_PME pin function defaults to active low,
open-drain output.
PME functionality is controlled by the PME
status and enable registers in the Runtime
Registers Block which is located at the address
programmed in configuration registers 0x60 and
0x61 in Logical Device A. The PME Enable bit,
PME_EN, globally controls PME Wake-up
events. When PME_EN is inactive, the
nIO_PME signal can not be asserted. When
PME_EN is asserted, any wake source whose
individual PME Wake Enable register bit, is
asserted can cause nIO_PME to become
asserted.
The PME Wake Status register indicates that an
enabled wake source has occurred and if the
PME_EN bit is set, has asserted the nIO_PME
signal. The PME Status bit, PME_STS, is
asserted by active transitions of PME Wake
sources. PME_STS will become asserted
independent of the state of the global PME
enable, PME_EN.
The following pertains to the PME status bits for
each event:
The output of the status bit for each event is
combined with the corresponding enable bit
to set the PME status bit.
The status bit for any pending events must
be cleared in order to clear the PME_STS
bit.
For the GPIO events, the polarity of the edge
used to set the status bit and generate a PME is
controlled by the polarity bit of the GPIO control
register. For non-inverted polarity (default) the
status bit is set on the low-to-high edge. If the
EETI function is selected for a GPIO then both a
high-to-low and a low-to-high edge will set the
corresponding PME status bits. Status bits are
cleared on a write of ‘1’.
See the “Keyboard and Mouse Wake-up” section
for information about using the keyboard and
mouse signals to generate a PME.
The P12 and P16 bits enable a PME event on
single high-to-low edge or on both high-to-low
and low-to-high edges. Default is single edge.
There is also a polarity select bit for P12 in the
configuration register 0xF0 in Logical Device 7.
The register that selects the edge, Edge Select
register, is located at the address programmed
in the Base I/O Address register in the Logical
Device A at an offset of 21h. Refer also to PME
Status and Enable register 1. See the Runtime
Registers sections for description on these
registers.
If both edges are selected for generating a PME
via P12 and P16, then the PME is generated on
each edge until the corresponding PME status
bit is cleared.
Note that P12 and P16 status bits are cleared
on by write of ‘1’. The SMI generated by P12
and P16 is deasserted when the associated
PME status bit is cleared.
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