參數(shù)資料
型號： ISP1362EE,551
廠商： NXP SEMICONDUCTORS
元件分類： 總線控制器
英文描述： UNIVERSAL SERIAL BUS CONTROLLER, PBGA64
封裝： 6 X 6 MM, 0.80 HEIGHT, PLASTIC, MO-195, SOT-543-1, TFBGA-64
文件頁數(shù)： 39/152頁
文件大?。?/td> 677K
代理商： ISP1362EE,551
ISP1362_5
NXP B.V. 2007. All rights reserved.
Product data sheet
Rev. 05 — 8 May 2007
133 of 152
NXP Semiconductors
ISP1362
Single-chip USB OTG Controller
19.2 DMA timing
19.2.1 Host Controller single-cycle DMA timing
[1]
tRHAL + tDS + tALRL
(1) For tSHWL, both CS and WR must be de-asserted.
(2) Programmable polarity: shown as active LOW.
Fig 32. Peripheral Controller programmed interface write timing (I/O and 8237 compatible DMA)
004aaa106
CS/DACK2(2)
A0
D[15:0]
WR
tWHAX
tAVWL
tWHDZ
tDVWH
tWLWH
tWHSH
tSHWL(1)
Table 154. Dynamic characteristics: Host Controller single-cycle DMA timing
VCC = 3.0 V to 3.6 V; GND = 0 V; Tamb = 40 °C to +85 °C; unless otherwise specied.
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
Read/write timing
tRL
RD pulse width
33
-
ns
tRLDV
read process data set-up time
30
-
ns
tRHDZ
read process data hold time
0
-
ns
tWSU
write process data set-up time
5
-
ns
tWHD
write process data hold time
0
-
ns
tAHRH
DACK1 HIGH to DREQ1 HIGH
72
-
ns
tALRL
DACK1 LOW to DREQ1 LOW
-
21
ns
TDC
DREQ1 cycle
--ns
tSHAH
RD/WR HIGH to DACK1 HIGH
0
-
ns
tRHAL
DREQ1 HIGH to DACK1 LOW
0
-
ns
tDS
DREQ1 pulse spacing
146
-
ns
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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ISP1362PCI/DOSOTG 制造商:NXP Semiconductors 功能描述:
ISP1501 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Hi-Speed Universal Serial Bus peripheral transceiver
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