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參數(shù)資料
| 型號： | ISP1362EE,551 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA64 |
| 封裝： | 6 X 6 MM, 0.80 HEIGHT, PLASTIC, MO-195, SOT-543-1, TFBGA-64 |
| 文件頁數(shù)： | 15/152頁 |
| 文件大?。?/td> | 677K |
| 代理商： | ISP1362EE,551 |
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ISP1362_5
NXP B.V. 2007. All rights reserved.
Product data sheet
Rev. 05 — 8 May 2007
111 of 152
NXP Semiconductors
ISP1362
Single-chip USB OTG Controller
15.1.5 DcInterruptEnable register (R/W: C3h/C2h)
This command is used to individually enable or disable interrupts from all endpoints, as
well as interrupts caused by events on the USB bus (SOF, EOT, suspend, resume, reset).
A bus reset will not change any of the programmed bit values.
Bit
7
6
5
4
3
2
1
0
Symbol
DAKOLY
DRQPOL
DAKPOL
reserved
WKUPCS
reserved
INTLVL
INTPOL
Reset
01000100
Access
R/W
-
R/W
Table 116. DcHardwareConguration register: bit description
Bit
Symbol
Description
15
-
reserved
14
EXTPUL
Logic 1 indicates that an external 1.5 k
pull-up resistor is used on
pin OTG_DP1 (in device mode) and that SoftConnect is not used. Bus
reset value: unchanged.
13
NOLAZY
Logic 1 disables output on pin CLKOUT of the LazyClock frequency
(115 kHz
± 50 %) during the suspend state. Logic 0 causes pin CLKOUT
to switch to LazyClock output after approximately 2 ms delay, following the
setting of bit GOSUSP of the DcMode register. Bus reset value:
unchanged.
12
CLKRUN
Logic 1 indicates that internal clocks are always running, even during the
‘suspend’ state. Logic 0 switches off the internal oscillator and PLL, when
they are not needed. During the ‘suspend’ state, this bit must be made
logic 0 to meet suspend current requirements. The clock is stopped after a
delay of approximately 2 ms, following the setting of bit GOSUSP of the
DcMode register. Bus reset value: unchanged.
11 to 8
CKDIV[3:0]
This eld species clock division factor N, which controls the clock
frequency on output CLKOUT pin. The output frequency in MHz is given
by
. The clock frequency range is 3 MHz to 48 MHz (N = 0 to
15), with a reset value of 12 MHz (N = 3). The hardware design
guarantees no glitches during frequency change. Bus reset value:
unchanged.
7
DAKOLY
Logic 1 selects DACK-only DMA mode. Logic 0 selects 8237 compatible
DMA mode. Bus reset value: unchanged.
6
DRQPOL
Selects the DREQ2 pin signal polarity (0 = active LOW; 1 = active HIGH).
Bus reset value: unchanged.
5
DAKPOL
Selects the DACK2 pin signal polarity (0 = active LOW; 1 = active HIGH).
Bus reset value: unchanged.
4
-
reserved
3
WKUPCS
Logic 1 enables remote wake-up using a LOW level on input CS. Bus reset
value: unchanged.
2
-
reserved
1
INTLVL
Selects interrupt signaling mode on output (0 = level; 1 = pulsed). In
pulsed mode, an interrupt produces 166 ns pulse. Bus reset value:
unchanged.
0
INTPOL
Selects the INT2 signal polarity (0 = active LOW; 1 = active HIGH). Bus
reset value: unchanged.
48
N
1
+
()
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