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參數(shù)資料
| 型號： | ADSP-21mod970 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | Multi-Port Internet Gateway Processor(多口網(wǎng)關(guān)處理器) |
| 中文描述： | 多端口Internet網(wǎng)關(guān)處理器（多口網(wǎng)關(guān)處理器） |
| 文件頁數(shù)： | 34/50頁 |
| 文件大?。?/td> | 980K |
| 代理商： | ADSP-21MOD970 |
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ADSP-21mod970 Preliminary Data Sheet
7KLVLQIRUPDWLRQDSSOLHVWR DSURGXFWXQGHUGHYHORSPHQW ,WVFKDUDFWHULVWLFVDQGVSHFLILFDWLRQVDUHVXEMHFWWRFKDQJHZLWKRXW
QRWLFH $QDORJ 'HYLFHV DVVXPHV QR REOLJDWLRQ UHJDUGLQJ IXWXUH PDQXIDFWXULQJ XQOHVV RWKHUZLVH DJUHHG WR LQ ZULWLQJ
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Preimnary
Data
Technca
TIMING PARAMETERS ADSP-21mod970
Clock Signals and Reset
1Applies after power-up sequence is complete. Internal phase lock loop requires no more than 2000 CLKIN cycles assuming stable CLKIN (not including crystal os-
cillator start-up time)
Figure 18 Clock Signals
Parameter
Min
Max
Unit
Clock Signals and Reset
Timing Requirements:
t
CKI
t
CKIL
t
CKIH
CLKIN Period
CLKIN Width Low
CLKIN Width High
Switching Characteristics:
t
CKL
t
CKH
t
CKOH
CLKOUT Width Low
CLKOUT Width High
CLKIN High to CLKOUT High
Control Signals
Timing Requirements:
t
RSP
t
MS
t
MH
RESET Width Low
Mode Setup Before RESET High
Mode Setup After RESET High
50
20
20
150
0.5t
CK
- 7
0.5t
CK
- 7
0
20
5t
CK1
2
5
ns
ns
ns
ns
ns
ns
ns
ns
ns
t
MH
PF(3:0)*
RESET
t
MS
*PF3 is MODE D, PF2 is Mode C, PF1 is Mode B, PF0 is Mode A
CLKIN
CLKOUT
t
CKIL
CKOH
CKH
t
CKL
t
CKI
t
CKIH
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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