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參數(shù)資料
| 型號： | XPC801ZP40 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 443/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP40 |
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Development Support
18-32
MPC801 USER’S MANUAL
MOTOROLA
18
The second clock mode is called synchronous self-clocked and does not require an input
clock. Instead, the port is clocked by the system clock. The DSDI input is required to meet
setup and hold time requirements, with respect to the CLKOUT rising edge. The data rate
for this mode is always the same as the system clock. The timing diagram in Figure 18-10
illustrates serial communication synchronous self-clocked timing. The selection of clocked
or self-clocked mode is made at reset. The state of the DSDI input is latched eight clocks
after SRESET is negated. If it is latched low, asynchronous clocked mode is enabled. If it is
latched high, then synchronous self-clocked mode is enabled. The timing diagram in
Figure 18-11 illustrates the clock mode selection following reset.
Since DSDI is used to select the development port clock scheme, any transitions on DSDI
during clock mode select must be prevented from being recognized as the start of a serial
transmission. The port will not begin scanning for the start bit of a serial transmission until
16 clocks after SRESET is negated. If DSDI is asserted 16 clocks after SRESET negates,
the port waits until DSDI is negated before it starts scanning for the start bit.
18.3.3.3.2 Trap Enable Mode.
When not in debug mode, the development port begins
communicating by setting DSDO low to show that all activity related to the previous
transmission is complete and that a new transmission can begin. The start of a serial
transmission from an external development tool to the development port is signaled by a
start bit. A mode bit in the transmission defines it as either a trap enable mode or debug
mode transmission. If the mode bit is set, the transmission will be 10 bits long and only seven
data bits will be shifted into the shift register. These seven bits will be latched into the TECR.
A control bit determines whether the data is latched into the TECR’s trap enable, VSYNC,
or breakpoint bits.
NOTE
The development port shift register is 35 bits wide, but trap
enable mode transmissions only use 10 of the 35 bits—the
start/ready bits, mode/status bits, control/status bits, and seven
least-significant data bits. The data encoding shifted into the
development port shift register (through the DSDI pin)
is shown in Tables 8-8 and 8-9.
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PDF描述 |
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