參數(shù)資料
型號： XPC801ZP40
元件分類： 微處理器
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 441/605頁
文件大?。?/td> 2380K
代理商： XPC801ZP40
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Development Support
18-30
MPC801 USER’S MANUAL
MOTOROLA
18
Figure 18-8. Development Port/BDM Connector Pinout Options
18.3.3.2 DEVELOPMENT PORT REGISTERS.
The development port consists logically of
three registers—development port instruction register (DPIR), development port data
register (DPDR), and trap enable control register (TECR). However, these registers are
physically implemented as two registers—the development port shift and trap enable control
registers. The development port shift register acts as both the DPIR and DPDR, depending
on the operation being performed. It is also used as a temporary holding register for data to
be stored in the TECR.
18.3.3.2.1 Development Port Shift Register.
The 35-bit development port shift register
has instructions and data serially shifted into it from the DSDI using either DSCK or CLKOUT
as the shift clock, depending on the debug port clock mode. For more information, refer to
Section 18.3.3.3 Development Port Serial Communications
.
The instructions or data are then transferred in parallel to the core and the trap enable
control register. When the processor enters debug mode it fetches instructions from the
DPIR, which causes an access to the development port shift register. These instructions are
serially loaded into the shift register from the DSDI using DSCK or CLKOUT as the shift
clock (similar to the way data is transferred to the core). Data is shifted into the shift register
and read by the processor when a “move from special purpose register DPDR” instruction
is executed. Data is also parallel loaded into the development port shift register from the
core by executing a “move to special purpose register DPDR” instruction. It is then serially
shifted out to the DSDO using DSCK or CLKOUT as the shift clock.
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GND
GND
HRESET
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SRESET
DSCK
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DSDI
DSDO
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GND
GND
HRESET
V
SRESET
DSCK
FRZ
DSDI
DSDO
OD
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