參數(shù)資料
型號： XPC801ZP40
元件分類： 微處理器
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 118/605頁
文件大小： 2380K
代理商： XPC801ZP40
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The PowerPC Core
MOTOROLA
MPC801 USER’S MANUAL
6-27
6
If all operands are available, the load/store unit takes the instruction and enables the
sequencer to issue a new instruction. Then, using a dedicated interface, the load/store unit
notifies the integer unit of the need to calculate the effective address. All load/store
instructions are executed and terminated in order. If there are no prior instructions waiting
in the address queue, the load/store instruction is issued to the data cache immediately at
the time the instruction is taken. Otherwise, if there are prior instructions remaining whose
addresses have not yet been issued to the data cache, the instruction is inserted into the
address queue and data is inserted into the respective store data queue. For load/store with
update instructions, the destination address register is written back on the following clock,
regardless of the address queue’s state.
6.5.2 Synchronizing Load/Store Instructions
The following load/store instructions are not taken until all previous instructions have
terminated.
Load/store multiple instructions—
lmw
,
stmw
Storage synchronization instructions—
lwarx
,
stwcx
,
sync
String instructions—
lswi
,
lswx
,
stswi
,
stswx
Move to internal special registers and move to off-core special registers
The following load/store instructions must terminate before more instructions can be issued:
Load/store multiple instructions—
lmw
,
stmw
Storage synchronization instructions—
lwarx
,
stwcx
,
sync
String instructions—
lswi
,
lswx
,
stswi
,
stswx
6.5.3 Instructions Issued to the Data Cache
The load/store unit pipelines load accesses. The individual cache cycles of all multiregister
instructions (
lmw
and
stmw
) and unaligned accesses are pipelined into the data cache
interface.
6.5.4 Issuing Store Instruction
A new store instruction is not issued to the data cache until all prior instructions have
terminated without an exception. This is because the PowerPC supports the precise
interrupt model. When a load instruction is followed by a store instruction, a one clock delay
is inserted between the load bus cycle termination and the store cycle issue.
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XPC823CZT66B2T 功能描述:IC MPU POWERQUICC 66MHZ 256-PBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:MPC8xx 標準包裝:1 系列:MPC85xx 處理器類型:32-位 MPC85xx PowerQUICC III 特點:- 速度:1.2GHz 電壓:1.1V 安裝類型:表面貼裝 封裝/外殼:783-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:783-FCPBGA（29x29） 包裝:托盤
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