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參數(shù)資料
| 型號： | XPC801ZP40 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 41/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP40 |
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External Signals
2-4
MPC801
USER’S MANUAL
MOTOROLA
2
DP1
IRQ4
O5
Data Parity
data bus lane D[8:15] by transferring to a slave device initiated by the MPC801. The parity function can
be defined independently for each one of the addressed memory banks (if controlled by the memory
controller) and for the rest of the slaves on the external bus.
Interrupt Request 4
—This input is one of the eight external lines that can request (by means of the
internal interrupt controller) a service routine from the core. It should be noted that the interrupt request
signal that is sent to the interrupt controller is the logical AND of this signal (if defined to function as
IRQ4) and the KR/RETRY/IRQ4 if defined to function as IRQ4.
1
—This bidirectional three-state signal provides parity generation and checking for the
DP2
IRQ5
O4
Data Parity
data bus lane D[16:23] by transferring to a slave device initiated by the MPC801. The parity function
can be defined independently for each one of the addressed memory banks (if controlled by the
memory controller) and for the rest of the slaves on the external bus.
Interrupt Request 5
—This input signal is one of the eight external signals that can request (by means
of the internal interrupt controller) a service routine from the core. It should be noted that the interrupt
request signal that is sent to the interrupt controller is the logical AND of this signal (if defined to function
as IRQ6) and the DSDI/IRQ5 if defined to function as IRQ5.
2
—This bidirectional three-state signal provides parity generation and checking for the
DP3
IRQ6
N4
Data Parity
data bus lane D[24:31] by transferring to a slave device initiated by the MPC801. The parity function
can be defined independently for each one of the addressed memory banks (if controlled by the
memory controller) and for the rest of the slaves on the external bus.
Interrupt Request 6
—This input signal is one of the eight external signals that can request (by means
of the internal interrupt controller) a service routine from the core. It should be noted that the interrupt
request signal that is sent to the interrupt controller is the logical AND of this signal (if defined to function
as IRQ6) and the FRZ/IRQ6 if defined to function as IRQ6.
3
—This bidirectional three-state signal provides parity generation and checking for the
BR
E3
Bus Request
ownership of the bus. When the MPC801 is configured to operate with the internal arbiter, this signal
is configured as an input. However, when the MPC801 is configured to operate with an external arbiter,
this signal is configured as an output and asserted every time a new transaction is intended to be
initiated and no parking on the bus is granted.
—This bidirectional signal is asserted low when a possible master is requesting
BG
D2
Bus Grant
specific master ownership of the bus. When the MPC801 is configured to operate with the internal
arbiter, this signal is configured as an output and asserted every time the external master asserts the
BR signal and its priority request is higher than any of the internal sources requiring the initiation of a
bus transfer. However, when the MPC801 is configured to operate with an external arbiter, this signal
is configured as an input.
—This bidirectional signal is asserted low when the arbiter of the external bus grants the
BB
C2
Bus Busy
MPC801 asserts this signal after the bus arbiter grants it bus ownership and the BB signal is negated.
—This bidirectional signal is asserted low by a master to show that it owns the bus. The
FRZ
IRQ6
E2
Freeze
Interrupt Request 6
of the internal interrupt controller) a service routine from the core. It should be noted that the interrupt
request signal that is sent to the interrupt controller is the logical AND of this signal (if defined to function
as IRQ6) and the DP3/IRQ6 (if defined to function as IRQ6.)
—This output signal is asserted to indicate that the internal core is in debug mode.
—This input signal is one of the eight external signals that can request (by means
IRQ0
N15
Interrupt Request 0
of the internal interrupt controller) a service routine from the core.
—This input signal is one of the eight external signals that can request (by means
IRQ1
N16
Interrupt Request 1
of the internal interrupt controller) a service routine from the core.
—This input signal is one of the eight external signals that can request (by means
IRQ7
M17
Interrupt Request 7
of the internal interrupt controller) a service routine from the core.
—This input signal is one of the eight external signals that can request (by means
Table 2-1. Signal Descriptions (Continued)
PIN NAME
PIN NUMBER
DESCRIPTION
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XPC821ZP40 | Microprocessor |
| XPC823ZP25 | Microprocessor |
| XPC823ZP50 | Microprocessor |
| XPC8241LZP166 | Microprocessor |
| XPC8241LZP200 | Microprocessor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XPC821ZP40 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| XPC823CVR66B2T | 功能描述:IC MPU POWERQUICC 66MHZ 256-PBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:MPC8xx 標(biāo)準(zhǔn)包裝:2 系列:MPC8xx 處理器類型:32-位 MPC8xx PowerQUICC 特點(diǎn):- 速度:133MHz 電壓:3.3V 安裝類型:表面貼裝 封裝/外殼:357-BBGA 供應(yīng)商設(shè)備封裝:357-PBGA（25x25） 包裝:托盤 |
| XPC823CZC66A | 制造商:Freescale Semiconductor 功能描述: |
| XPC823CZT66B2 | 制造商:Freescale Semiconductor 功能描述: |
| XPC823CZT66B2T | 功能描述:IC MPU POWERQUICC 66MHZ 256-PBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:MPC8xx 標(biāo)準(zhǔn)包裝:1 系列:MPC85xx 處理器類型:32-位 MPC85xx PowerQUICC III 特點(diǎn):- 速度:1.2GHz 電壓:1.1V 安裝類型:表面貼裝 封裝/外殼:783-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:783-FCPBGA（29x29） 包裝:托盤 |
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