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參數(shù)資料
| 型號(hào)： | XPC801ZP40 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 418/605頁 |
| 文件大小： | 2380K |
| 代理商： | XPC801ZP40 |
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Development Support
MOTOROLA
MPC801 USER’S MANUAL
18-7
18
18.1.1.5.5 Detecting VSYNC Assertion and Negation.
reporting both instruction type and queue flush information, the external hardware must take
special care when trying to detect the assertion/negation of VSYNC. When VF = ‘011’, it is
a VSYNC assertion/negation report only if the prior value of VF was ‘000’, ‘001’, or ‘010’.
Since the VF pins are used for
18.1.1.5.6 Detecting the Trace Window End Address.
pins that describes the last fetched instruction and last queue/history buffer flush changes
every clock. Cycles marked as program trace cycle are generated on the external bus only
when the system interface unit arbitrates over the external bus. Therefore, there is a delay
between the time a cycle marked as program trace cycle is performed and the actual time
that the cycle is detected on the external bus.
The information on the status
When you negate VSYNC using the serial interface of the development port, the core delays
reporting that VSYNC occurred on the VF pins until all addresses marked with the program
trace cycle attribute are externally visible. Therefore, the external hardware should stop
sampling VF, VFLS, and the address of the cycles marked as program trace cycle
immediately after VF = VSYNC. The last two instructions reported on the VF pins are not
always valid. Therefore, at the last stage of the reconstruction software, the last two
instructions should be ignored.
18.1.1.6 BENEFITS OF COMPRESSION
To store all the information generated on the pins during program trace (5 bits per clock +
30 bits per show cycle), a large memory buffer is required. However, since this information
includes events that were canceled, compression is possible and can be very beneficial in
this situation. External hardware can be added to eliminate all canceled instructions and
reports only on taken/not taken branches, indirect flow change, and the number of
sequential instructions after the last flow change.
Table 18-2. Detecting the Trace Buffer Starting Point
VF1
VF2
STARTING POINT
DESCRIPTION
011
VSYNC
001
Sequential
T1
VSYNC asserted. Followed by a sequential instruction.
The start address is T1.
011
VSYNC
110
Branch Direct Taken
T1 - 4 +
Offset(T1 - 4)
VSYNC asserted. Followed by a taken direct branch.
The Start address is the target of the direct branch.
011
VSYNC
101
Branch Indirect Taken
T2
VSYNC asserted. Followed by a taken indirect branch.
The start address is the target of the indirect branch.
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