參數(shù)資料
型號(hào)： XPC801ZP40
元件分類： 微處理器
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 172/605頁
文件大?。?/td> 2380K
代理商： XPC801ZP40
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Data Cache
MOTOROLA
MPC801 USER’S MANUAL
10-9
10
10.4.2.2 WRITETHROUGH MODE
In writethrough mode, store operations always update memory. Use this mode when
external memory and internal cache images must agree. It gives a lower worst-case
interrupt latency at the expense of average performance. Data cache operation on a write
to writethrough line is as follows:
Write Hit—Data is written into both the cache and memory, but the cache state is not
changed. The LRU of the set is updated to point to the way holding the hit data. If a bus
error is detected during the write cycle, the cache is still updated and a machine check
interrupt is generated.
Write Miss
—
Data is only written into memory, not to the cache (write no allocate) and
no state transition occurs. The LRU is not changed, but if a bus error is detected during
the write cycle, a machine check interrupt is generated.
10.4.3 Data Cache-Inhibited Accesses
If the cache access is to a page that has the CI bit set in the memory management unit, one
of the following actions are performed:
Hit to Modified or Unmodified Line
targeted location copy of a
found in the cache. The result is boundedly undefined.
Read Miss—Data is read from memory, but not placed in the cache. The cache’s status
is unaffected.
Write Miss
—
Data is written through to memory, but not placed in the cache. The
cache’s status is unaffected.
—
store
This is considered a programming error if the
, or
dcbz
instruction to cache inhibit storage is
load
,
10.4.4 Data Cache Freeze
The MPC801 can be debugged either in debug mode or by a software monitor debugger. In
both cases, the core asserts the internal freeze signal. For a detailed description of MPC801
debug support, refer to
Section 18 Development Support
.
When freeze is asserted, the data cache will behave as follows:
Read Miss
is unaffected.
Read Hit
Write Miss/Hit
dcbz
Instruction Miss/Hit—Data is written into cache and memory, but LRU is not
updated.
dcbst
/
dcbf
/
dcbi
Instructions
—
The data cache and memory is updated according to
the PowerPC architecture, but LRU is not updated.
—
Data is read from memory, but not placed in the cache. The cache’s status
—
Data is read from the cache, but LRU is not updated.
—
Data cache operates in writethrough mode, but LRU is not updated.
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PDF描述
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