參數(shù)資料
型號(hào)： XPC801ZP40
元件分類： 微處理器
英文描述： Microprocessor
中文描述： 微處理器
文件頁(yè)數(shù)： 209/605頁(yè)
文件大小： 2380K
代理商： XPC801ZP40
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System Interface Unit
12-2
MPC801 USER’S MANUAL
MOTOROLA
12
12.1 FEATURES
The following is a list of the system interface unit’s main features:
System Configuration and Protection
System Reset Monitoring and Generation
Clock Synthesizer
Power Management
External Bus Interface Control
Eight Memory Banks Supported by the Memory Controller
Debug Support
IEEE 1149.1 Test Access Port
12.2 SYSTEM CONFIGURATION AND PROTECTION
The MPC801 incorporates many system functions that normally must be provided in
external circuits. It is designed to provide maximum system safeguards against hardware
and/or software faults. The following features are provided in the system configuration and
protection submodule:
System Configuration
requirements. The functions include control of parity checking, show cycle operation,
and part and mask number constants.
Bus Monitor
—Monitors the TA response time for all bus accesses initiated by the
internal masters. A TEA signal is asserted if the TA response limit is exceeded. This
function can be disabled when necessary.
Software Watchdog Timer
—Asserts a reset or nonmaskable interrupt selected by the
system protection control register (SYPCR) if the software fails to service the software
watchdog timer (SWT) after a certain period of time. After a system reset this function
is enabled, selects a maximum timeout period, and asserts a system reset if the timeout
is reached. The software watchdog timer can be disabled or its timeout period may be
changed in the SYPCR. Once the SYPCR is written, it cannot be written again until a
system reset.
Periodic Interrupt Timer
—Generates periodic interrupts to be used with a real-time
operating system or application software. The periodic interrupt timer (PIT) is clocked
by the pitrtclk clock, thus providing a period from 122 microseconds to 8,000
milliseconds assuming a 32.768-KHz crystal. This function can be disabled if
necessary.
PowerPC Timebase Counter
—This 64-bit counter that is defined by the PowerPC
architecture provides a timebase reference for the operating system or application
software. The timebase counter (TB) has four independent reference registers that
generate a maskable interrupt when the timebase counter reaches the value
programmed in one of the four reference registers. The associated bit in the timebase
status register is set for the reference register that generated the interrupt. The
timebase is clocked by the tmbclk clock.
—Allows you to configure the system according to particular
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