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參數(shù)資料
| 型號： | XPC801ZP40 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 377/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP40 |
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Serial Communication Modules
16-6
MPC801 USER’S MANUAL
MOTOROLA
16
As with the transmitter, the receiver FIFO is flexible. If your software has a short interrupt
latency, the FFU interrupt can be enabled. One space is available in the FIFO when this
interrupt is generated. By reading the receiver register as a word, the status of the FIFO is
presented to the core along with the data. If the FIFO status indicates that data remains in
the FIFO, it can then be emptied byte-by-byte. If the software has a longer latency, the FHAL
interrupt can be used. This interrupt is generated when at least four bytes in the FIFO are
ready to be read. If the FIFO is not needed, the DRDY interrupt can be used. This interrupt
is generated whenever one or more characters are in the FIFO. When the infra-red interface
is enabled, the receiver expects narrow pulses for each “zero” bit received. Otherwise,
normal NRZ is expected. An IrDA transceiver, external to the MPC801, transforms the infra-
red signal to an electrical signal.
NOTE
Any program that deals with the UART by polling must read the
FIFO status bit from the receiver register. Since a normal read
from that register has a side effect, it updates the FIFO.
Therefore, you should use a special receiver register address
that returns receiver data, but does not affect the FIFO.
16.2.1.2.1 Receiver Register.
of each received character is read from this register. The highest nibble of this register
resets to $0. The other bits contain random data until the first character is received. There
are two addresses for this register. Generally, reading this register updates the receiver
FIFO. Reading via the special address does not affect the FIFO, which is used for polling
the channel.
This read-only register controls the receiver and the status
FFU—FIFO Full
This bit indicates that the receive FIFO is full and may generate an overrun.
0 = Receive FIFO contains more than one available space.
1 = Receive FIFO contains a maximum of one available space.
FHAL—FIFO Half
This bit indicates whether or not the receive FIFO is half full.
0 = Receive FIFO is less than half full.
1 = Receive FIFO is at least half full.
RECEIVER
BIT
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
FIELD
FFU
FHAL
DRDY
RES
OVR
FERR
BRK
PERR
RX DATA
RESET
$0XXX
相關(guān)PDF資料 |
PDF描述 |
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