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參數(shù)資料
| 型號(hào)： | XPC801ZP40 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 23/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP40 |
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LIST OF ILLUSTRATIONS (Continued)
Figure
Number
Page
Number
Title
MOTOROLA
MPC801 USER’S MANUAL
xxv
18-1.
18-2.
18-3.
18-4.
18-5.
18-6.
18-7.
18-8.
18-9.
18-10.
Watchpoints and Breakpoint Support ................................................18-10
Partially Supported Watchpoints/Breakpoint Example ......................18-14
Instruction Support General Structure ...............................................18-16
Load/Store Support General Structure ..............................................18-19
Relationship Between the Core and Debug Mode ............................18-21
Debug Mode Logic Implementation ...................................................18-23
Debug Mode Reset Configuration Timing Diagram ...........................18-25
Development Port/BDM Connector Pinout Options ..........................18-30
Asynchronous Clocked Serial Communications Timing Diagram .....18-33
Synchronous Self-Clocked Serial Communications Timing
Diagram .............................................................................................18-34
Enabling Clock Mode Following Reset Timing Diagram ...................18-35
Example of Download Procedure Code ............................................18-39
Slow Download Procedure Loop .......................................................18-40
Fast Download Procedure Loop ........................................................18-40
18-11.
18-12.
18-13.
18-14.
19-1.
19-2.
19-3.
19-4.
19-5.
19-6.
19-7.
Test Logic Block Diagram ...................................................................19-2
TAP Controller State Machine .............................................................19-3
Output Pin Cell (O.Pin) ........................................................................19-4
Observe-Only Input Pin Cell (I.Obs) ....................................................19-4
Output Control Cell (IO.CTL) ...............................................................19-5
General Arrangement of Bidirectional Pin Cells ..................................19-5
Bypass Register ................................................................................19-18
20-1.
20-2.
20-3.
External Clock Timing Diagram .........................................................20-10
Synchronous Output Signals Timing Diagram ..................................20-11
Synchronous Active Pull-Up And Open-Drain Outputs Signals
Timing Diagram .................................................................................20-12
Synchronous Input Signals Timing Diagram .....................................20-12
Input Data In Normal Case Timing Diagram .....................................20-13
Input Data Timing When Controlled By The UPM In The
Memory Controller .............................................................................20-13
External Bus Read Timing Diagram
(GPCM Controlled–ACS = ‘00’) .........................................................20-14
External Bus Read Timing Diagram
(GPCM Controlled–TRLX = ‘0’ ACS = ‘10’) .......................................20-14
External Bus Read Timing Diagram
(GPCM Controlled–TRLX = ‘0’ ACS = ‘11’) .......................................20-15
External Bus Read Timing Diagram
(GPCM Controlled–TRLX = ‘1’, ACS = ‘10’, ACS = ‘11’) ...................20-15
20-4.
20-5.
20-6.
20-7.
20-8.
20-9.
20-10.
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PDF描述 |
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