參數(shù)資料
型號(hào)： VG36646141BT-8
廠商： Vanguard International Semiconductor Corporation
英文描述： CMOS Synchronous Dynamic RAM
中文描述： 同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器的CMOS
文件頁(yè)數(shù)： 7/70頁(yè)
文件大小： 974K
代理商： VG36646141BT-8
Document : 1G5-0127
Rev2
Page 7
VIS
Preliminary VG36641641BT
CMOS Synchronous Dynamic RAM
Parameter
CAS
Latency
symbol
VG36641641B
Unit
-7
-8
Min
Max
Min
Max
CLK cycle time
3
t
ck3
t
ck2
t
Ac3
t
Ac2
t
CH
t
CL
t
CKS
t
CKH
t
AS
t
AH
t
CMS
t
CMH
t
DS
t
DH
t
OH
t
LZ
t
HZ
7
8
ns
2
10
10
ns
CLK to valid output delay
3
5
6
ns
2
6
6
ns
CLK high pulse width
2.5
3
ns
CLK low pulse width
2.5
3
ns
CKE setup time
2
2
ns
CKE hold time
1
1
ns
Address setup time
2
2
ns
Address hold time
1
1
ns
Command setup time
2
2
ns
Command hold time
1
1
ns
Data input setup time
2
2
ns
Data input hold time
1
1
ns
Output data hold time
3
3
ns
CLK to output in low - Z
0
0
ns
CLK to output in H - Z
3
5
6
ns
2
6
6
CLK to output in Hi - Z without load
t
OHN
t
RRD
t
RCD
t
RP
t
RAS
t
RC
t
BDL
t
DAL
1.8
1.8
ns
Row active to active delay
14
16
ns
RAS to CAS delay
20
20
ns
Row precharge time
20
20
ns
ROW active time
40
120K
48
120K
ns
ROW cycle time
60
68
ns
Last data in to burst stop
1
1
CLK
Data - in to ACT(REF) command
1+ t
RP
1+t
RP
CLK
Data - in to precharge
t
DPL
t
T
t
RSC
t
PDE
t
SRX
t
REF
1
1
CLK
Transition time
1
10
1
10
ns
Mode reg. set cycle
2
2
CLK
Power down exit setup time
2
2
ns
Self refresh exit time
1
1
CLK
Refresh time
64
64
ms
A. C Characteristics : (Ta = 0 to 70°C V
DD
= 3.3V 0.3V, V
SS
= 0V)
相關(guān)PDF資料
PDF描述
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