參數(shù)資料
型號(hào)： TMS320C6713BGDPA200
廠商： Texas Instruments, Inc.
元件分類(lèi)： 數(shù)字信號(hào)處理
英文描述： FLOATING-POINT DIGITAL SIGNAL PROCESSORS
中文描述： 浮點(diǎn)數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 52/150頁(yè)
文件大?。?/td> 2039K
代理商： TMS320C6713BGDPA200
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TMS320C6713, TMS320C6713B
FLOATING-POINT DIGITAL SIGNAL PROCESSORS
SPRS186I
DECEMBER 2001
REVISED MAY 2004
52
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251
1443
Terminal Functions (Continued)
SIGNAL
PIN NO.
TYPE
IPD/
IPU
DESCRIPTION
MULTICHANNEL AUDIO SERIAL PORT 1 (McASP1)
General-purpose input/output pin 4 and external interrupt 4 (
I/O/Z
) [default] or
McASP1 mute input (I/O/Z).
GP[4](EXT_INT4)/
AMUTEIN1
1
C2
I/O/Z
IPU
HD3/AMUTE1
HRDY/ACLKR1
154
140
C20
H19
I/O/Z
I/O/Z
IPU
IPD
Host-port data pin 3 (
I/O/Z
) [ default] or McASP1 mute output (O/Z).
Host ready (from DSP to host) (
O
) [default] or McASP1 receive bit clock (I/O/Z).
Host-port data pin 6 (
I/O/Z
) [ default] or McASP1 receive high-frequency master
clock (I/O/Z).
HD6/AHCLKR1
161
C17
I/O/Z
IPU
HAS/ACLKX1
153
E18
I/O/Z
IPU
Host address strobe (
I
) [default] or McASP 1 transmit bit clock (I/O/Z).
Host-port data pin 5 (
I/O/Z
) [ default] or McASP1 transmit high-frequency
master clock (I/O/Z).
HD5/AHCLKX1
159
B18
I/O/Z
IPU
HHWIL/AFSR1
139
H20
I/O/Z
IPU
Host half-word select
first or second half-word (not necessarily high or low
order) (
I
) [default] or McASP1 receive frame sync or left/right clock (LRCLK)
(I/O/Z).
HD2/AFSX1
155
D18
I/O/Z
IPU
Host-port data pin 2 (
I/O/Z
) [ default] or McASP1 transmit frame sync or left/
right clock (LRCLK) (I/O/Z).
HD1/AXR1[7]
HDS1/AXR1[6]
HDS2/AXR1[5]
HD0/AXR1[4]
152
151
150
147
D20
E19
F18
E20
I/O/Z
I/O/Z
I/O/Z
I/O/Z
IPU
IPU
IPU
IPU
Host-port data pin 1 (
I/O/Z
) [ default] or McASP1 TX/RX data pin 7 (I/O/Z).
Host data strobe 1 (
I
) [default] or McASP1 TX/RX data pin 6 (I/O/Z).
Host data strobe 2 (
I
) [default] or McASP1 TX/RX data pin 5 (I/O/Z).
Host-port data pin 0 (
I/O/Z
) [ default] or McASP1 TX/RX data pin 4 (I/O/Z).
Host control
selects between control, address, or data registers (
I
) [default] or
McASP1 TX/RX data pin 3 (I/O/Z).
HCNTL0/AXR1[3]
146
G18
I/O/Z
IPU
HCS/AXR1[2]
145
F20
I/O/Z
IPU
Host chip select (
I
) [default] or McASP1 TX/RX data pin 2 (I/O/Z).
Host control
selects between control, address, or data registers (
I
) [default] or
McASP1 TX/RX data pin 1 (I/O/Z).
HCNTL1/AXR1[1]
144
G19
I/O/Z
IPU
HR/W/AXR1[0]
143
G20
I/O/Z
MULTICHANNEL AUDIO SERIAL PORT 0 (McASP0)
General-purpose input/output pin 5 and external interrupt 5 (
I/O/Z
) [default] or
McASP0 mute input (I/O/Z).
IPU
Host read or write select (
I
) [default] or McASP1 TX/RX data pin 0 (I/O/Z).
GP[5](EXT_INT5)/
AMUTEIN0
6
C1
I/O/Z
IPU
CLKX1/AMUTE0
CLKR0/ACLKR0
33
19
L3
H3
I/O/Z
I/O/Z
IPD
IPD
McBSP1 transmit clock (
I/O/Z
) [default] or McASP0 mute output (O/Z).
McBSP0 receive clock (
I/O/Z
) [default] or McASP0 receive bit clock (I/O/Z).
Timer 1 input (
I
) [default] or McBSP0 transmit high-frequency master clock
(I/O/Z).
TINP1/AHCLKX0
12
F2
I/O/Z
IPD
CLKX0/ACLKX0
16
G3
I/O/Z
IPD
McBSP0 transmit clock (
I/O/Z
) [default] or McASP0 transmit bit clock (I/O/Z).
McBSP0 external clock source (as opposed to internal) (
I
) [default] or McASP0
receive high-frequency master clock (I/O/Z).
CLKS0/AHCLKR0
28
K3
I/O/Z
IPD
FSR0/AFSR0
24
J3
I/O/Z
IPD
McBSP0 receive frame sync (
I/O/Z
) [default] or McASP0 receive frame sync or
left/right clock (LRCLK) (I/O/Z).
FSX0/AFSX0
21
H1
I/O/Z
IPD
McBSP0 transmit frame sync (
I/O/Z
) [default] or McASP0 transmit frame sync
or left/right clock (LRCLK) (I/O/Z).
FSR1/AXR0[7]
38
M3
I/O/Z
IPD
McBSP1 receive frame sync (
I/O/Z
) [default] or McASP0 TX/RX data pin 7
(I/O/Z).
I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground
IPD = Internal pulldown, IPU = Internal pullup. [These IPD/IPU signal pins feature a 13-k
resistor (approximate) for the IPD or 18-k
resistor
(approximate) for the IPU. An external pullup or pulldown resistor no greater than 4.4 k
and 2.0 k
, respectively, should be used to pull a signal
to the opposite supply rail.]
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