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參數(shù)資料
| 型號： | TMS320C6713BGDPA200 |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | FLOATING-POINT DIGITAL SIGNAL PROCESSORS |
| 中文描述： | 浮點數(shù)字信號處理器 |
| 文件頁數(shù)： | 144/150頁 |
| 文件大小： | 2039K |
| 代理商： | TMS320C6713BGDPA200 |
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TMS320C6713, TMS320C6713B
FLOATING-POINT DIGITAL SIGNAL PROCESSORS
SPRS186I
DECEMBER 2001
REVISED MAY 2004
144
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251
1443
GENERAL-PURPOSE INPUT/OUTPUT (GPIO) PORT TIMING
timing requirements for GPIO inputs
(see Figure 64)
NO.
PYPA
167
PYP
200
GDPA
200
GDP
225
GDP
300
UNIT
MIN
4P
4P
MAX
1
2
t
w(GPIH)
t
w(GPIL)
Pulse duration, GPIx high
Pulse duration, GPIx low
ns
ns
P = 1/CPU clock frequency in ns. For example, when running parts at 300 MHz, use P = 3.3 ns.
The pulse width given is sufficient to generate a CPU interrupt or an EDMA event. However, if a user wants to have the DSP recognize the GPIx
changes through software polling of the GPIO register, the GPIx duration must be extended to at least 24P to allow the DSP enough time to access
the GPIO register through the CFGBUS.
switching characteristics over recommended operating conditions for GPIO outputs
§
(see Figure 64)
NO.
PARAMETER
PYPA
167
PYP
200
GDPA
200
GDP
225
GDP
300
UNIT
MIN
MAX
3
4
t
w(GPOH)
t
w(GPOL)
Pulse duration, GPOx high
Pulse duration, GPOx low
12P
3
12P
3
ns
ns
P = 1/CPU clock frequency in ns. For example, when running parts at 300 MHz, use P = 3.3 ns.
§
The number of CFGBUS cycles between two back-to-back CFGBUS writes to the GPIO register is 12 SYSCLK1 cycles; therefore, the minimum
GPOx pulse width is 12P.
GPIx
GPOx
4
3
2
1
Figure 64. GPIO Port Timing
相關PDF資料 |
PDF描述 |
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