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參數(shù)資料
| 型號： | R5F61634N50FPV |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 50 MHz, MICROCONTROLLER, PQFP120 |
| 封裝： | 14 X 14 MM, 0.40 MM PITCH, LEAD FREE, PLASTIC, LQFP-120 |
| 文件頁數(shù)： | 177/1108頁 |
| 文件大小： | 6716K |
| 代理商： | R5F61634N50FPV |
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Rev. 1.00 Sep. 13, 2007 Page xvi of xxviii
10.5.3
Transfer Information Writeback Skip Function................................................ 357
10.5.4
Normal Transfer Mode ..................................................................................... 357
10.5.5
Repeat Transfer Mode ...................................................................................... 358
10.5.6
Block Transfer Mode ........................................................................................ 360
10.5.7
Chain Transfer .................................................................................................. 361
10.5.8
Operation Timing.............................................................................................. 362
10.5.9
Number of DTC Execution Cycles ................................................................... 364
10.5.10
DTC Bus Release Timing ................................................................................. 365
10.5.11
DTC Priority Level Control to the CPU ........................................................... 365
10.6
DTC Activation by Interrupt............................................................................................. 366
10.7
Examples of Use of the DTC ............................................................................................ 367
10.7.1
Normal Transfer Mode ..................................................................................... 367
10.7.2
Chain Transfer .................................................................................................. 367
10.7.3
Chain Transfer when Counter = 0..................................................................... 368
10.8
Interrupt Sources...............................................................................................................370
10.9
Usage Notes ...................................................................................................................... 370
10.9.1
Module Stop State Setting ................................................................................ 370
10.9.2
On-Chip RAM .................................................................................................. 370
10.9.3
DMAC Transfer End Interrupt.......................................................................... 370
10.9.4
DTCE Bit Setting.............................................................................................. 370
10.9.5
Chain Transfer .................................................................................................. 371
10.9.6
Transfer Information Start Address, Source Address,
and Destination Address ................................................................................... 371
10.9.7
Transfer Information Modification ................................................................... 371
10.9.8
Endian Format .................................................................................................. 371
Section 11 I/O Ports............................................................................................. 373
11.1
Register Descriptions........................................................................................................ 380
11.1.1
Data Direction Register (PnDDR)
(n = 1, 2, 3, 6, A, B, D, E, F, and H to K) ......................................................... 381
11.1.2
Data Register (PnDR) (n = 1, 2, 3, 6, A, B, D, E, F, and H to K) ..................... 382
11.1.3
Port Register (PORTn) (n = 1, 2, 3, 5, 6, A, B, D, E, F, and H to K) ............... 382
11.1.4
Input Buffer Control Register (PnICR) (n = 1, 2, 3, 5, 6, A, B, D, E, F,
and H to K)........................................................................................................ 383
11.1.5
Pull-Up MOS Control Register (PnPCR) (n = D to F and H to K)................... 384
11.1.6
Open-Drain Control Register (PnODR) (n = 2 and F) ...................................... 385
11.2
Output Buffer Control....................................................................................................... 385
11.2.1
Port 1................................................................................................................. 386
11.2.2
Port 2................................................................................................................. 390
11.2.3
Port 3................................................................................................................. 394
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