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參數(shù)資料
| 型號(hào)： | R5F61634N50FPV |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 50 MHz, MICROCONTROLLER, PQFP120 |
| 封裝： | 14 X 14 MM, 0.40 MM PITCH, LEAD FREE, PLASTIC, LQFP-120 |
| 文件頁數(shù)： | 155/1108頁 |
| 文件大小： | 6716K |
| 代理商： | R5F61634N50FPV |
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Rev. 1.00 Sep. 13, 2007 Page xiv of xxviii
8.8.6
Read Strobe (
RD) Timing................................................................................. 227
8.8.7
Extension of Chip Select (
CS) Assertion Period............................................... 227
8.9
Address/Data Multiplexed I/O Interface........................................................................... 228
8.9.1
Address/Data Multiplexed I/O Space Setting ................................................... 228
8.9.2
Address/Data Multiplex .................................................................................... 228
8.9.3
Data Bus ........................................................................................................... 228
8.9.4
I/O Pins Used for Address/Data Multiplexed I/O Interface.............................. 229
8.9.5
Basic Timing..................................................................................................... 230
8.9.6
Address Cycle Control...................................................................................... 232
8.9.7
Wait Control ..................................................................................................... 233
8.9.8
Read Strobe (
RD) Timing................................................................................. 233
8.9.9
Extension of Chip Select (
CS) Assertion Period............................................... 235
8.9.10
DACK Signal Output Timing ........................................................................... 237
8.10
Idle Cycle.......................................................................................................................... 238
8.10.1
Operation .......................................................................................................... 238
8.10.2
Pin States in Idle Cycle..................................................................................... 247
8.11
Bus Release....................................................................................................................... 248
8.11.1
Operation .......................................................................................................... 248
8.11.2
Pin States in External Bus Released State ........................................................ 249
8.11.3
Transition Timing ............................................................................................. 250
8.12
Internal Bus....................................................................................................................... 251
8.12.1
Access to Internal Address Space ..................................................................... 251
8.13
Write Data Buffer Function .............................................................................................. 252
8.13.1
Write Data Buffer Function for External Data Bus .......................................... 252
8.13.2
Write Data Buffer Function for Peripheral Modules ........................................ 253
8.14
Bus Arbitration .................................................................................................................254
8.14.1
Operation .......................................................................................................... 254
8.14.2
Bus Transfer Timing......................................................................................... 255
8.15
Bus Controller Operation in Reset .................................................................................... 257
8.16
Usage Notes ...................................................................................................................... 257
Section 9 DMA Controller (DMAC)................................................................... 259
9.1
Features............................................................................................................................. 259
9.2
Input/Output Pins.............................................................................................................. 262
9.3
Register Descriptions........................................................................................................ 263
9.3.1
DMA Source Address Register (DSAR) .......................................................... 264
9.3.2
DMA Destination Address Register (DDAR) .................................................. 265
9.3.3
DMA Offset Register (DOFR).......................................................................... 266
9.3.4
DMA Transfer Count Register (DTCR) ........................................................... 267
9.3.5
DMA Block Size Register (DBSR) .................................................................. 268
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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