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參數(shù)資料
| 型號(hào)： | QADCRM |
| 英文描述： | Queued Analog-to-Digital Converter Reference Manual |
| 中文描述： | 排隊(duì)模擬到數(shù)字轉(zhuǎn)換器參考手冊(cè) |
| 文件頁(yè)數(shù)： | 43/122頁(yè) |
| 文件大小： | 940K |
| 代理商： | QADCRM |
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QADC
REFERENCE MANUAL
ANALOG SUBSYSTEM
MOTOROLA
6-1
SECTION 6 ANALOG SUBSYSTEM
This section describes the QADC analog subsystem, which includes the front-end an-
alog multiplexer, digital to analog converter (DAC) array, the comparator, and the suc-
cessive approximation register (SAR).
6.1 Analog-to-Digital Converter Operation
The analog subsystem consists of the path from the input pins through the input mul-
tiplexing circuitry, into the DAC array, and through the analog comparator. The output
of the comparator feeds into the SAR and is considered the boundary between the an-
alog and digital subsystems of the QADC.
Figure 6-1
shows a block diagram of the
QADC analog submodule.
Figure 6-1 QADC Module Block Diagram
CLOCK
PRESCALER
PQA7
PQA0
PQB7
PQB0
CHAN. MUX
16: 2
VDDA
VSSA
SAMPLE/
HOLD
MUX 4: 1
10-BIT
RC-DAC
COMPAR-
ATOR
CHARGE
PUMP
AND
BIAS
SUCCESSIVE
APPROXIMATION
REGISTER
PORT PQA
I/O
PORT PQB
INPUT
RESULT
ALIGNMENT
BUS
INTER-
FACE
PERIODIC
TIMER
SAMPLE
TIMER
IMB
ADDRESS
DECODE
ADDR
DATA
CLOCK
EXTERNAL
TRIGGERS
CONTROL REGISTERS
AND CONTROL LOGIC
VRH
VRL
ADDRESS
DECODE
RESULT TABLE
10-BIT,
40-WORD
RAM
CCW TABLE
10-BIT,
40-WORD
RAM
DAC
SAMPLE/
HOLD
INTER-
MODULE
BUS
DUMMY
QADC DETAIL BLOCK
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
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