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參數(shù)資料
| 型號： | QADCRM |
| 英文描述： | Queued Analog-to-Digital Converter Reference Manual |
| 中文描述： | 排隊模擬到數(shù)字轉(zhuǎn)換器參考手冊 |
| 文件頁數(shù)： | 119/122頁 |
| 文件大?。?/td> | 940K |
| 代理商： | QADCRM |
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QADC
REFERENCE MANUAL
INDEX
MOTOROLA
I-1
–A–
Accesses
byte 3-2
clock requirements 3-1
long word 3-1, 3-3
misaligned 3-1
word 3-2
Address space 3-4
AN 2-2, 2-3
Analog
front-end multiplexer 6-3
input
considerations 5-6
multiplexed 2-3
pins 5-8
port A 2-2
port B 2-2
power pins 5-1
reference pins 5-1
section contents 1-1
submodule block diagram 6-1
supply
filtering and grounding 5-3
pins 2-4
to digital converter operation 6-1
–B–
Beginning of queue 2 (BQ2) 7-19, B-7
Binary
divider 7-10
-weighted capacitors 6-3
BIU 1-2, 3-1
Boundary conditions 7-3
BQ2 7-3, 7-19, B-7
Bus interface unit (BIU) 1-2
components 3-1
BYP 6-2, 7-30, B-8
Bypass mode 6-2
–C–
CCW 1-1, 7-26, B-8
C
F
5-9
CF1 7-21, B-7
CF2 7-22, B-7
CHAN 7-31, B-9
Channel
assignments (multiplexed) 7-32, B-10
assignments (nonmultiplexed) 7-31, B-10
invalid 7-32
number (CHAN) 7-31, B-9
reserved 7-32
Charge sharing 5-10
CIE1 7-16, B-5
CIE2 7-17, B-6
Clock
block diagram 7-10
frequency 7-11
generation 7-9
requirements 3-1
Coherency 3-1, 7-8, 7-19
Command word pointer (CWP) 7-26, B-8
Comparator 6-4
Control registers
0 (QACR0) 1-4, 7-14, B-4
1 (QACR1) 1-4, 7-16, B-5
2 (QACR2) 1-4, 7-17, B-6
Conversion
command word table (CCW) 1-1, 7-1, 7-26, B-8
cycle times 6-2
stages 7-28
CPU
16 8-3
condition code register 8-5
reference 8-5
32 8-3
reference 8-5
status register 8-5
misaligned accesses 3-1
supervisor/user access 1-3
wait states 3-1
CWP 7-26, B-8
–D–
DAC 1-1
DDRQA 3-7, B-3
Differential non-linearity C-4
Digital
control section
contents 1-1, 7-1–7-33
input port (PQB) 2-2
input/output port (PQA) 2-2
to analog converter (DAC) 1-1, 6-3
Disabled mode 7-4
INDEX
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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