參數(shù)資料
型號(hào)： M30835MJGP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, MROM, 30 MHz, MICROCONTROLLER, PQFP144
封裝： PLASTIC, QFP-144
文件頁(yè)數(shù)： 68/441頁(yè)
文件大小： 3861K
代理商： M30835MJGP
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Under
development
Preliminary Specifications REV.B3
Specifications in this manual are tentative and subject to change.
Mitsubishi Microcomputers
M32C/83 group
SINGLE-CHIP 16/32-BIT CMOS MICROCOMPUTER
Description
15
Table 1.1.10. Pin description (2/4)
Function
I/O port
Bus control
UART port
Timer A port
Description
I/O
O
I/O
I/O type
I/O
O
I
I/O
I
I/O
O
I
P50 to P57
CLKOUT
OUTC/ISCLK
TAOUT
TAIN
TBIN
INPC/OUTC
ISCLK/ISTxD/
ISRxD
IEOUT/IEIN
BEOUT/BEIN
CAN
Pin name
V, V
W, W
O
P5
P6
P7
Port
Clock output
I/O port
Intelligent I/O port
I/O port
Timer B port
Three phase motor
control output port
Bus control for DRAM
P60 to P67
P70 to P77
This is an 8-bit I/O port equivalent to P0.
P60 to P63 are I/O ports for UART0.
P64 to P67 are I/O ports for UART1.
This is an 8-bit I/O port equivalent to P0.
However, P70 and P71 are N-channel open drain outputs.
WRL / WR,
WRH / BHE,
RD
ALE,
RDY
Output WRL, WRH and RD, or WR, BHE and RD bus control
signals.
WRL, WRH, and RD selected
In 16-bit data bus, data is written to even addresses when the
WRL signal is “L”.
Data is written to odd addresses when the WRH signal is “L”.
Data is read when RD is “L”.
WR, BHE, and RD selected
Data is written when WR is “L”.
Data is read when RD is “L”.
Odd addresses are accessed when BHE is “L”. Even
addresses are accessed when BHE is “H”.
Use WR, BHE, and RD when all external memory is an 8-bit
data bus.
Output operation clock for CPU.
While the input level at the HOLD pin is “L”, the microcomputer
is placed in the hold state.
While in the hold state, HLDA outputs a “L” level.
ALE is used to latch the address.
While the input level of the RDY pin is “L”, the microcomputer
is in the ready state.
DW,
CASL,
CASH,
RAS
When DW signal is “L”, write to DRAM.
Timing signal when latching to line address of even address.
Timing signal when latching to line address of odd address.
Timing signal when latching to row address.
P53 in this port outputs a divide-by-8 or divide-by-32 clock of
XIN or a clock of the same frequency as XCIN.
BCLK,
HOLD,
HLDA
O
I
O
I
O
This is an 8-bit I/O port equivalent to P0.
I/O
ISCLK is a clock I/O port for intelligent I/O communication.
OUTC is an output port for waveform generation function.
P70 to P77 are I/O ports for timers A0–A3.
P71 is an input port for timer B5.
P72 and P73 are V phase outputs.
P74 and P75 are W phase outputs.
P70 to P73 are I/O ports for UART2.
INPC is an input port for time measurement function.
OUTC is an output port for waveform generation function.
ISCLK is a clock I/O port for intelligent I/O communication.
ISTxD/IEOUT/BEOUT is transmit data output port for intelligent
I/O communication.
ISRxD/IEIN/BEIN is receive data input port for intelligent I/O
communication.
P76 and P77 are I/O ports for CAN communication function.
CTS/RTS/SS
CLK
RxD/SCL/STxD
TxD/SDA/SRxD
UART port
CTS/RTS/SS
CLK
RxD/SCL/STxD
TxD/SDA/SRxD
Intelligent I/O port
CANOUT
CANIN
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PDF描述
M30865FJGP 32-BIT, FLASH, 32 MHz, MICROCONTROLLER, PQFP144
M30865FJTGP 32-BIT, FLASH, 32 MHz, MICROCONTROLLER, PQFP144
M30865FJTGP 32-BIT, FLASH, 32 MHz, MICROCONTROLLER, PQFP144
M30873FHBGP-U3 32-BIT, FLASH, 32 MHz, MICROCONTROLLER, PQFP100
M30873FHBGP#U3 32-BIT, FLASH, 32 MHz, MICROCONTROLLER, PQFP100
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參數(shù)描述
M30840MCT-XXXGP 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:SINGLE-CHIP 16/32-BIT CMOS MICROCOMPUTER
M30840MC-XXXFP 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:SINGLE-CHIP 16/32-BIT CMOS MICROCOMPUTER
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