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參數(shù)資料
| 型號(hào)： | M30835MJGP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 30 MHz, MICROCONTROLLER, PQFP144 |
| 封裝： | PLASTIC, QFP-144 |
| 文件頁數(shù)： | 432/441頁 |
| 文件大小： | 3861K |
| 代理商： | M30835MJGP |
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Under
development
Preliminary Specifications REV.B3
Specifications in this manual are tentative and subject to change.
Mitsubishi Microcomputers
M32C/83 group
SINGLE-CHIP 16/32-BIT CMOS MICROCOMPUTER
Interrupts
89
Table 1.9.3. Interrupt causes (variable interrupt vector addresses) (2/2)
Software interrupt number
Vector table address
Interrupt source
Address(L)to address(H) (Note 1)
Software interrupt number 55
+220 to +223 (00DC16 to 00DF16) Softwea interrupt
Software interrupt number 56
+224 to +227 (00E016 to 00E316) Softwea interrupt
Software interrupt number 57
+228 to +231 (00E416 to 00E716) Intelligent I/O interrupt 11/CAN interrupt 2
Software interrupt number 58 (Note 2) +232 to +235 (00E816 to 00EB16)
Softwea interrupt
to
Software interrupt number 63
+252 to +255 (00FC16 to 00FF16)
Note 1: Address relative to address in interrupt table register (INTB).
Note 2: Cannot be masked by I flag.
Note 3: When IIC mode is selected, NACK/ACK, start/stop condition detection interrupts are selected. The fault error
____
interrupt is selected when SS pin is selected.
Interrupt request reception
The following lists the conditions under which an interrupt request is acknowledged:
Interrupt enable flag (I flag)
= 1
Interrupt request bit
= 1
Interrupt priority level
> Processor interrupt priority level (IPL)
The interrupt enable flag (I flag), the processor interrupt priority level (IPL), interrupt request bit and
interrupt priority level select bit are all independent of each other, so they do not affect any other bit.
There are I flag and IPL in flag register (FLG). This flag and bit are described below.
Interrupt Enable Flag (I Flag) and processor Interrupt Priority Level (IPL)
I flag is used to disable/enable maskable interrupts. When this flag is set (= 1), all maskable interrupts
are enabled; when the flag is cleared to 0, they are disabled. This flag is automatically cleared to 0
after a reset.
IPL is configured with three bits, for specification of up to eight processor interrupt priority levels from
level 0 to level 7.
If a requested interrupt has priority greater than the processor interrupt priority level (IPL), the interrupt
is enabled.
Table 1.9.4 shows interrupt enable levels in relation to the processor interrupt priority level (IPL).
Table 1.9.4. IPL and Interrupt Enable Levels
Processor interrupt priority level (IPL)
Enabled interrupt priority levels
IPL2
IPL1
IPL0
0
Interrupt levels 1 and above are enabled.
0
1
Interrupt levels 2 and above are enabled.
0
1
0
Interrupt levels 3 and above are enabled.
0
1
Interrupt levels 4 and above are enabled.
1
0
Interrupt levels 5 and above are enabled.
1
0
1
Interrupt levels 6 and above are enabled.
1
0
Interrupt levels 7 and above are enabled.
1
All maskable interrupts are disabled.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| M30840MC-XXXGP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:SINGLE-CHIP 16/32-BIT CMOS MICROCOMPUTER |
| M30840ME-XXXFP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:SINGLE-CHIP 16/32-BIT CMOS MICROCOMPUTER |
| M30840ME-XXXGP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:SINGLE-CHIP 16/32-BIT CMOS MICROCOMPUTER |
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