參數(shù)資料
型號： ISP1761ET
廠商： NXP SEMICONDUCTORS
元件分類： 總線控制器
英文描述： Hi-Speed Universal Serial Bus On-The-Go controller
中文描述： UNIVERSAL SERIAL BUS CONTROLLER, PBGA128
封裝： 9 X 9 MM, 0.80 MM HEIGHT, PLASTIC, MO-195, SOT857-1, TFBGA-128
文件頁數(shù)： 105/158頁
文件大?。?/td> 724K
代理商： ISP1761ET
9397 750 13258
Koninklijke Philips Electronics N.V. 2005. All rights reserved.
Product data sheet
Rev. 01 — 12 January 2005
105 of 158
Philips Semiconductors
ISP1761
Hi-Speed USB OTG controller
[1]
First NAK: The first NAK on an IN or OUT token after a previous ACK response.
10.4.4
Debug register (R/W: 0212h)
This register can be accessed using address 0212h in 16-bit bus access mode or using
the upper-two bytes of the Interrupt Configuration register in 32-bit bus access mode. For
the bit allocation, see
Table 101
.
[1]
The reserved bits should always be written with the reset value.
Table 98:
Bit
Symbol
Reset
Bus reset
Access
Interrupt Configuration register: bit allocation
7
6
CDBGMOD[1:0]
1
1
1
1
R/W
R/W
5
4
3
2
1
0
DDBGMODIN[1:0]
1
1
R/W
DDBGMODOUT[1:0]
1
1
R/W
INTLVL
0
unchanged
R/W
INTPOL
0
unchanged
R/W
1
1
1
1
R/W
R/W
Table 99:
Bit
7 to 6
5 to 4
3 to 2
1
Interrupt Configuration register: bit description
Symbol
Description
CDBGMOD[1:0]
Control 0 Debug Mode:
For values, see
Table 100
DDBGMODIN[1:0]
Data Debug Mode IN:
For values, see
Table 100
DDBGMODOUT[1:0]
Data Debug Mode OUT:
For values, see
Table 100
INTLVL
Interrupt Level
: Selects the signaling mode on output INT
(0 = level; 1 = pulsed). In the pulsed mode, an interrupt
produces a 60 ns pulse. Bus reset value: unchanged.
INTPOL
Interrupt Polarity:
Selects signal polarity on output INT
(0 = active LOW; 1 = active HIGH). Bus reset
value: unchanged.
0
Table 100: Debug mode settings
Value
CDBGMOD
00h
interrupt on all ACK and
NAK
01h
interrupt on all ACK
1Xh
interrupt on all ACK and
first NAK
[1]
DDBGMODIN
interrupt on all ACK and
NAK
interrupt on ACK
interrupt on all ACK and
first NAK
[1]
DDBGMODOUT
interrupt on all ACK, NYET and
NAK
interrupt on ACK and NYET
interrupt on all ACK, NYET and
first NAK
[1]
Table 101: Debug register: bit allocation
Bit
15
Symbol
Reset
0
Bus reset
0
Access
R/W
Bit
7
Symbol
Reset
0
Bus reset
0
Access
R/W
14
13
12
11
10
9
8
reserved
[1]
0
0
0
0
0
0
0
0
0
0
0
0
0
0
R/W
6
R/W
5
R/W
4
R/W
3
R/W
2
R/W
1
R/W
0
DEBUG
0
0
R/W
reserved
[1]
0
0
R/W
0
0
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
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