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參數資料
| 型號： | GMS30C7201 |
| 英文描述： | 32-Bit RISC Microprocessor(32位 RISC 微處理器) |
| 中文描述： | 32位RISC微處理器（32位的RISC微處理器） |
| 文件頁數： | 71/354頁 |
| 文件大?。?/td> | 1639K |
| 代理商： | GMS30C7201 |
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PMU & PLL
7-17
GMS30C7201 Data Sheet
An Externally generated Warm RESET
Figure 7-5: An Externally Generated Warm RESET
nRESET
is driven to
‘
0
’
by external hardware. The
nRESET
input is filtered by
a de-bounce circuit. Note that this means that
nRESET
must remain low for a
minimum of 40ms.
BnRES
(the on-chip reset signal) becomes active as soon
as
nRESET
is low, and high once the de-bounced
nRESET
goes high once
more.
BnRES
disables PLL1 and PLL2. The CPU may read the RESET
register, which will return 0x106:
Note
The internal chip reset,
BnRES,
remains active for 20ms after an externally generated
nRESET
. External devices should not assume that the GMS30C7201 is in an active
state during this period.
Bit
bit 1 set:
bit 2 set:
bit 8 set:
Interpretation
PLL1 has been
‘
unlocked
’
PLL2 has been
‘
unlocked
’
A RESET event has occurred.
Table 7-15: Bit Settings for a Warm RESET within RESET STATUS register
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PDF描述 |
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參數描述 |
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