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參數(shù)資料
| 型號： | GMS30C7201 |
| 英文描述： | 32-Bit RISC Microprocessor(32位 RISC 微處理器) |
| 中文描述： | 32位RISC微處理器（32位的RISC微處理器） |
| 文件頁數(shù)： | 205/354頁 |
| 文件大小： | 1639K |
| 代理商： | GMS30C7201 |
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Fast AMBA Peripherals
12-49
GMS30C7201 Data Sheet
Figure 12-14: FIr status register 0 bit locations
Address: 0h80011180
FISR0
Read/Write &
Read-Only
Bit
7
6
5
4
3
2
1
0
WST
1
WST
0
FRE RFS TFS RAB TUR EIF
Reset
0
0
0
0
Bit
Name
Description
0
EIF
Error in buffer
0 - Bits 32-36 are not set within either entry of the receive buffer
1 - One or more tag bits (32-36) are set within one or more entries of the receive
buffer, request interrupt, disable receive buffer DMA service requests
Note: once EIF is cleared, receive buffer DMA service requests are re-enabled
1
TUR
Transmit buffer Underrun
0 - Transmit buffer has not experienced an underrun
1 - Transmit logic attempted to fetch data from transmit buffer while it and the tail
register were empty, interrupt request signalled if not masked (if TUS=1)
2
RAB
Receiver Abort
0 - No abort has been detected for the incoming frame
1 - Abort detected during receipt of incoming frame, two or more symbols containing
no pulses (0000) detected on receive pin, EOF bit set in receive buffer next to last
piece of
“
good
”
data received before the abort, interrupt requested
3
TFS
Transmit buffer Service Request (read-only)
0 - Transmit buffer is full or the transmitter disabled
1 - Transmit buffer is not full and the transmitter is enabled. A DMA service request is
signalled, interrupt request is signalled if not masked (if TIM=1)
4
RFS
Receive buffer Service Request (read-only)
0 - Receive buffer is empty or receiver disabled
1 - Receive buffer is not empty and receiver operation is enabled, DMA service
request signalled, interrupt request signalled if not masked (if RIM=1)
5
FRE
Framing Error
0 - No framing errors encountered in the receipt of this data
1 - Framing error occurred, preamble followed by something other than another
preamble or start flag, request interrupt
Table 12-32: FIr Status Register 0
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