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參數(shù)資料
| 型號： | GMS30C7201 |
| 英文描述： | 32-Bit RISC Microprocessor(32位 RISC 微處理器) |
| 中文描述： | 32位RISC微處理器（32位的RISC微處理器） |
| 文件頁數(shù)： | 134/354頁 |
| 文件大?。?/td> | 1639K |
| 代理商： | GMS30C7201 |
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LCD & VGA Controllers
11-6
GMS30C7201 Data Sheet
11.2.5 TFT mode
When TFT display mode is enabled, the timing of the pixel, line and frame clocks as
well as the AC-bias pin change. The pixel clock transitions continuously in this mode as
long as the LCD is enabled. The AC-bias pin functions as an output enable. When it is
HIGH, the display latches data from the LCD
’
s pins using the pixel clock. The line clock
pin is used as the horizontal synchronization signal (HSYNC), and the frame clock is
used as the vertical synchronization signal (
VSync
). Pixel data is output one pixel per
clock, rather than 4, 8 or 2
2
/
3
pixels per clock, as it is in the passive LCD modes.
11.2.6 Sharing VGA and LCD data
Generally when the LCD and the VGA interface are running concurrently, both are
operating entirely independently, and therefore two separate DMA channels are
running at the same time. This means that the memory bandwidth consumption is the
sum of the bandwidth required for the two DMA channels. Clearly this is not very
efficient if the LCD and the VGA are displaying the same data. Therefore, there is an
option to share data between the VGA and the LCD.
The timings of the VGA and the LCD must be synchronized. The LCD timing generator
must be programmed so that the LCD slightly trails the VGA in outputting pixel data.
Since there is a common DMA data path to the VGA and the LCD, the data is written
into both FIFOs. The request is only generated when there is sufficient space in both
FIFOs for the DMA data. This means that the FIFO levels of the two displays must be
kept as close as possible. They cannot be kept exactly the same, because of the bursty
nature of the LCD data, especially in color STN mode. However, by programming a
small horizontal back porch offset from the LCD to the VGA, they can be kept broadly
similar.
It is important that the free space in each of the FIFOs is kept as close as possible,
because the request is only generated when there is enough space in both FIFOs, and
if the FIFO levels are significantly different, then FIFO underflow could occur on one
FIFO, due to the other FIFO not having reached the level at which its request is
generated. When the images on the two screens are likely to be different at some stage
in the future but are currently the same, the two DMA channels can be operated
independently. The VGA and LCD enables
“
on
”
in the same control register, so they can
be enabled simultaneously.
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