參數(shù)資料
型號： GMS30C7201
英文描述： 32-Bit RISC Microprocessor(32位 RISC 微處理器)
中文描述： 32位RISC微處理器（32位的RISC微處理器）
文件頁數(shù)： 241/354頁
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代理商： GMS30C7201
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Slow AMBA Peripherals
13-11
GMS30C7201 Data Sheet
Notes
(1) Bit 0 is the least significant bit. It is the first bit serially transmitted or received.
(2) These bits are always 0 in the 16450 mode.
The system programmer may access any of the UART registers summarized in
Table 13-3: Register address
on page 13-7 via the CPU. These registers control
UART operation including transmission and reception of data. Each register bit in the
table has its name and reset state shown.
Line Control Register
The system programmer specifies the format of the asynchronous data
communications exchange and set the Divisor Latch Access bit via the Line Control
Register (LCR). The programmer can also read the contents of the Line Control
Register. The read capability simplifies system programming and eliminates the need
for separate storage in system memory of the line characteristics.
Table 13-6:
Summary of registers
on page 13-10 shows the contents of the LCR. Details on each
bit follow.
Bit 0 and 1: These two bits specify the number of bits in each transmitted and
received serial character. The encoding of bits 0 and 1 is as follows:
2
Data Bit 2
Data Bit 2
Enable
receiver
line status
interrupt
Interrupt
ID Bit 1
XMIT
FIFO
reset
Number of
stop bits
Parity Error
(PE)
Trailing
Edge Ring
Indicator
(TERI)
Bit 2
Bit 2
Bit 10
3
Data Bit 3
Data Bit 3
Enable
modem
status
interrupt
Interrupt
ID Bit 2
(Note 2)
Parity
enable
Framing
Error
(FE)
Deltas
Data
Carrier
Detect
(DDCD)
Bit 3
Bit 3
Bit 11
4
Data Bit 4
Data Bit 4
0
0
Reserved
Even
parity
select
Loop
Break
Interrupt
(BI)
Clear to
Send
(CTS)
Bit 4
Bit 4
Bit 12
5
Data Bit 5
Data Bit 5
0
0
Reserved
Stick
parity
0
Transmitter
holding
register
empty
(THRE)
Data Set
Ready
(DSR)
Bit 5
Bit 5
Bit 13
6
Data Bit 6
Data Bit 6
0
FIFO
enabled
(Note 2)
RCVR
trigger
(LSB)
Set break
0
Transmitter
empty
(TEMT)
Ring
Indicator
(RI)
Bit 6
Bit 6
Bit 14
7
Data Bit 7
Data Bit 7
0
FIFO
enabled
(Note 2)
RCVR
trigger
(MSB)
Divisor
latch
access bit
0
Error in
RCVR
FIFO
(Note 2)
Data
Carrier
Detect
(DCD)
Bit 7
Bit 7
Bit 15
Register Address
Table 13-6: Summary of registers (Continued)
Bit 1
Bit 0
Character Length
0
0
5 bits
0
1
6 bits
1
0
7 bits
1
1
8 bits
Table 13-7: Line control register encoding
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GMS-32H 0.25A 制造商:Carlo Gavazzi 功能描述:MMS UP TO 32A HIGH BREAK 0.16-0.25A
GMS-32H 0.4A 制造商:Carlo Gavazzi 功能描述:MMS UP TO 32A HIGH BREAK 0.25-0.4A
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