參數(shù)資料
型號(hào)： GMS30C7201
英文描述： 32-Bit RISC Microprocessor(32位 RISC 微處理器)
中文描述： 32位RISC微處理器（32位的RISC微處理器）
文件頁(yè)數(shù)： 206/354頁(yè)
文件大?。?/td> 1639K
代理商： GMS30C7201
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Fast AMBA Peripherals
12-50
GMS30C7201 Data Sheet
FIr Status Register 1
FIr status register 1 (FISR1) contains flags that indicate when the receiver is
synchronized, the transmitter is active, that the transmit buffer is not full, that the receive
buffer is not empty, and when an end of frame, CRC error, or underrun error has
occurred. All bits within FISR1 are read-only and non-interrupting.
Receiver Synchronized Flag (RSY) (read-only, non-interrupting)
The receiver synchronized (RSY) flag is a read-only bit which is set when the receiver
is synchronized with the incoming data stream, and is cleared when the receiver logic
is in hunt mode (looking for the preamble to achieve byte and frame synchronization),
or the receiver is disabled (RXE=0). This bit does not request an interrupt.
Transmitter Busy Flag (TBY) (read-only, non-interrupting)
The transmitter busy (TBY) flag is a read-only bit which is set when the transmitter is
actively transmitting a frame (address, control, data, CRC, start or stop flag), and is
cleared when the transmitter is idle (transmitting preambles), or the transmitter is
disabled (TXE=0). This bit does not request an interrupt.
End of Frame Flag (EOF) (read-only, non-interrupting)
The end of frame flag (EOF) is set when the last byte of data within a frame (including
aborted frames) resides within the receive buffer.
The receive buffer contains five tag bits (32 - 36) which are not directly readable. The
32nd bit is set at the top of the buffer whenever the last byte within a frame is moved
from the receive serial shifter to the receive buffer. Each time a data value is transferred
to the buffer, the state of the tag bit is moved to the EOF bit in the status register.
Whenever EOF, EIF is set within FISR0, an interrupt is signalled, and the receive buffer
DMA request is disabled.
CRC Error Status (CRE) (read-only, non-interrupting)
The CRC error flag (CRE) is set when the CRC value calculated by the receive logic
does not match the CRC value contained within the incoming serial data stream.
Whenever a CRC error is detected, the 33rd bit is set within the receive buffer. Each
time a data value is transferred to the buffer, the state of the tag bit is moved to the CRE
bit in the status register, indicating whether or not the frame has encountered a CRC
error. Whenever CRE is set, EIF is set within FISR0, an interrupt is signalled, and the
receive buffer DMA request is disabled.
Receiver Overrun Status (ROR) (read-only, non-interrupting)
The receiver overrun flag (ROR) is set when the receive logic attempts to place data
into the receive buffer after it has been completely filled.
7
–
6
WST
Width Status
00 - All four bytes in receive buffer are valid
01 - Least significant byte valid only
10 - Least significant two bytes valid only
11 - Least significant three bytes valid only
Bit
Name
Description
Table 12-32: FIr Status Register 0 (Continued)
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GMS-32H 0.4A 制造商:Carlo Gavazzi 功能描述:MMS UP TO 32A HIGH BREAK 0.25-0.4A
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