參數(shù)資料
型號： GCIXP1250-200
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 42/148頁
文件大小： 1601K
代理商： GCIXP1250-200
Intel
IXP1250 Network Processor
42
Datasheet
3.3.9
IEEE 1149.1 Interface Pins
3.3.10
Miscellaneous Test Pins
Table 20. IEEE 1149.1 Interface Pins
IEEE 1149.1
Interface Pin
Name
Pin
Number
Type
Total
Pin Description
TCK
C22
I1
1
Test Interface reference clock. This clock times all the
transfers on the IEEE 1149.1 test interface.
TMS
B22
I1
1
Test Interface mode select. Causes state transitions on the
test access port (TAP) controller.
TDI
C21
I1
1
Test Interface data input. The serial input through which
IEEE 1149.1 instructions and test data enter the IEEE
1149.1 interface.
TDO
D21
O1
1
Test Interface data output. The serial output through which
test instruction and data from the test logic leave the
IXP1250.
TRST_L
D22
I1
1
Test Interface RESET. When asserted low, the TAP
controller is asynchronously forced to enter a reset state,
and disables the IEEE 1149.1 port. This pin must be driven
or held low to achieve normal device operation.
Totals:
5
Table 21. Miscellaneous Test Pins
Processor
Support Signal
Names
Pin
Number
Type
Total
Pin Descriptions
SCAN_EN
D7
I1
1
Used for Intel test purposes only. Enables internal scan
chains for chip testing. This pin should be connected to
VSS through a pulldown resistor.
TCK_BYP
C7
I1
1
Used for Intel test purposes only. When high, bypasses
PLL for Test/debug. Must be low for normal system
operation.
TSTCLK
B7
I1
1
Used for Intel test purposes only. Used as clock input
when bypassing the internal PLL clock generator. For
Normal operation, this pin should not be allowed to float.
It should be pulled up or pulled down through the proper
value resistor.
Totals:
3
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