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參數(shù)資料
| 型號： | GCIXP1250-200 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 120/148頁 |
| 文件大?。?/td> | 1601K |
| 代理商： | GCIXP1250-200 |
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Intel
IXP1250 Network Processor
120
Datasheet
4.3.7.5
TK_IN/TK_OUT
The following timing diagrams show the transition from one IX Bus owner to another. Note that
prior to giving up the bus, the PORTCTL[4:0] signals are driven high which will not select any
ports. Then the signal is tri-stated and must be held up with pullup resistors.
Figure 59. Ready Bus Control Timing, Fetch Ready Flags - Flow Control - Fetch Ready Flags,
3+ MAC Mode (with External Registered Decoder) -
RDYBUS_TEMPLATE_CTL[10]=0
A8606-01
Notes:
Configuration uses an external Flow Control latch, and an external registered decoder.
Signals using prefix "ext_" are outputs of the external registered decoder.
RDYBUS[7:0]
MAC0/RxRdy Flags
MAC2/RxRdy Flags
MAC1/RxRdy Flags
MAC0/Flow Control Mask
ext_MAC0_FC_L
ext_MAC2_RxRdy_L
ext_MAC1_RxRdy_L
ext_MAC0_RxRdy_L
RDYCTL_L[4:0]
NOP
NOP
RxRdyMAC0
RxRdyMAC1
NOP
NOP
RxRdyMAC2
NOP
FlwCtMAC0
FCLK
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| GCIXP1250-232 | Microprocessor |
| GCK101 | Analog IC |
| GCK131 | Microcontroller |
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參數(shù)描述 |
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| GCJ0335C5C0JR50D | 制造商:MURATA 制造商全稱:Murata Manufacturing Co., Ltd. 功能描述:Chip Monolithic Ceramic Capacitors |
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