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參數(shù)資料
| 型號(hào)： | GCIXF1002EDT |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 11/128頁 |
| 文件大?。?/td> | 1262K |
| 代理商： | GCIXF1002EDT |
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Intel
IXF1002 Dual Port Gigabit Ethernet Controller
Datasheet
11
2.0
Pinout
This chapter describes the IXF1002 pinouts.
2.1
Signal Description
Table 2
describes the IXF1002 signals.
The following conventions are used in the signal names:
The following abbreviations are used in
Table 2
:
_l:
Indicates that the pin is active low.
{i}:
The i subscript appended to pin names indicates that each port has its own pin (numbered from 0 to 1).
<m:l>:
Refers to a pin number within a bus (m is the most significant, l is the least significant).
I
=
Input
O
=
Output
OD
=
Open Drain
I/O
=
Input/Output
Table 2. Signal Descriptions (Sheet 1 of 6)
Signal Name
CPU Interface
I/O
Pin Description
cs_l
I
Chip select.
This pin must be asserted to enable CPU access to the chip registers.
CPU port select.
Selects one of the two internal ports for register accesses. When asserted, port
number 1 is selected. when deasserted, port number 0 is selected.
Read strobe.
Upon assertion, the address signals cadd<9:0>, cs_l, and cps are latched by the
chip. Deassertion occurs after the read data is latched from the cdat<15:0> bus.
Write strobe.
Upon assertion, the address signals cadd<9:0>, cs_l, and cps are latched by the
chip. Deassertion must occur while the data is valid on the cdat<15:0> bus.
Ready indication.
When asserted, indicates that either data is stable on the cdat<15:0> bus during
read access or that data was latched by the chip during write access.
Address bus.
Selects one of the internal registers to be accessed.
cps
I
crd_l
I
cwr_l
I
crdy_l
OD
cadd<9:0>
I
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| GCIXF440AC | Controller Miscellaneous - Datasheet Reference |
| GCIXF440ACT | Controller Miscellaneous - Datasheet Reference |
| GCIXP1250-166 | Microprocessor |
| GCIXP1250-200 | Microprocessor |
| GCIXP1250-232 | Microprocessor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| GCIXF1012EC.A3-884560 | 功能描述:IC ETHERNET MAC 12PORT 672-BGA RoHS:是 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:2,450 系列:- 控制器類型:SPI 總線至 I²C 總線橋接 接口:I²C，串行，SPI 電源電壓:2.4 V ~ 3.6 V 電流 - 電源:11mA 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:24-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:24-HVQFN（4x4） 包裝:托盤 配用:568-3511-ND - DEMO BOARD SPI TO I2C 其它名稱:935286452157SC18IS600IBSSC18IS600IBS-ND |
| GCIXF1012ECA3 | 制造商:Cortina Systems Inc 功能描述: 制造商:Intel 功能描述: |
| GCIXF1024EC.A3-884561 | 功能描述:IC ETHERNET MAC 24PORT 672-BGA RoHS:是 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A |
| GCIXF18104EE-B0 | 制造商:Cortina Systems Inc 功能描述: |
| GCIXF18201ECB1 | 制造商:Intel 功能描述: |
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