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參數(shù)資料
| 型號： | FW82371 |
| 廠商： | Intel Corp. |
| 英文描述： | PCI-TO-ISA / IDE XCELERATOR PIIX4 |
| 中文描述： | PCI到的ISA / IDE的XCELERATOR PIIX4 |
| 文件頁數(shù)： | 99/284頁 |
| 文件大?。?/td> | 1042K |
| 代理商： | FW82371 |
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E
5.2.
82371AB (PIIX4)
99
4/9/97 2:23 PM PIIX4aDS
INTEL CONFIDENTIAL
(until publication date)
PRELIMINARY
IDE Controller IO Space Registers
The PCI IDE function uses 16 bytes of I/O space, allocated via the BMIBA register.
All bus master IDE I/O space
registers can be accessed as byte, word, or DWord quantities.
The description of the 16 bytes of
I/O registers follows.
5.2.1.
BMICX—BUS MASTER IDE COMMAND REGISTER (IO)
Address Offset:
Default Value:
Attribute:
Primary Channel—Base + 00h; Secondary Channel—Base + 08h
00h
Read/Write
This register enables/disables bus master capability for the IDE function and provides direction control for the
IDE DMA transfers. This register also provides bits that software uses to indicate DMA capability of the
IDE device.
Bit
Description
7:4
Reserved.
3
Bus Master Read/Write Control (RWCON).
0=Reads; 1=Writes. This bit must NOT be changed
when the bus master function is active. While a synchronous DMA transfer is in progress, this bit will
be READ ONLY. The bit will return to read/write once the synchronous DMA transfer has been
completed or halted.
2:1
Reserved.
0
Start/Stop Bus Master (SSBM).
1=Start; 0=Stop. When this bit is set to 1, bus master operation
starts. The controller transfers data between the IDE device and memory only while this bit is set.
Master operation can be stopped by writing a 0 to this bit. This results in all state information being
lost (i.e., master mode operation cannot be stopped and then resumed).
If this bit is set to 0 while bus master operation is still active (i.e., Bit 0=1 in the Bus Master IDE
Status Register for that IDE channel) and the drive has not yet finished its data transfer (bit 2=0 in
the channel’s Bus Master IDE Status Register), the bus master command is aborted and data
transferred from the drive may be discarded by PIIX4 rather than
being written to system memory.
This bit is intended to be set to 0 after the data transfer is completed, as indicated by either bit 0 or
bit 2 being set in the IDE Channel’s Bus Master IDE Status Register.
相關(guān)PDF資料 |
PDF描述 |
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| FWB150 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
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